JPH0151052B2 - - Google Patents
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- JPH0151052B2 JPH0151052B2 JP9787881A JP9787881A JPH0151052B2 JP H0151052 B2 JPH0151052 B2 JP H0151052B2 JP 9787881 A JP9787881 A JP 9787881A JP 9787881 A JP9787881 A JP 9787881A JP H0151052 B2 JPH0151052 B2 JP H0151052B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Weting (AREA)
Description
本発明は、ガラス絶縁基板上に窒化シリコンお
よびシリコンをその順に形成した二重積層薄膜の
パターニング方法に関し、前記二重積層薄膜を所
定の形に精度よくエツチングする方法を提供する
ものである。 従来、シリコンのエツチングは、湿式、乾式と
もに行なわれており、湿式では、第１表に示すよ
うにフツ化水素を含むものと含まないものとがあ
る。フツ化水素を含むものとして、フツ化水素に
酸化剤として硝酸を加えたもの、さらに反応抑制
剤として酢酸を加えたものがあり、この場合マス
クにはレジストを用いることができる。また、フ
ツ化水素を含まないものとして、SiO2または窒
化シリコンをパターンマスクとして用いるパイロ
カテコールがある。窒化シリコンの湿式エツチン
グ液は、フツ化水素（48％）の希釈液か、熱リン
酸が用いられる。乾式については、第２表に示す
ようにシリコンに対してCF4、CF4＋O2、CF4＋
N2また異方性エツチングについてはCCl4が用い
られている。窒化シリコンに対しては、CF4ある
いはCF4＋O2が用いられている。
よびシリコンをその順に形成した二重積層薄膜の
パターニング方法に関し、前記二重積層薄膜を所
定の形に精度よくエツチングする方法を提供する
ものである。 従来、シリコンのエツチングは、湿式、乾式と
もに行なわれており、湿式では、第１表に示すよ
うにフツ化水素を含むものと含まないものとがあ
る。フツ化水素を含むものとして、フツ化水素に
酸化剤として硝酸を加えたもの、さらに反応抑制
剤として酢酸を加えたものがあり、この場合マス
クにはレジストを用いることができる。また、フ
ツ化水素を含まないものとして、SiO2または窒
化シリコンをパターンマスクとして用いるパイロ
カテコールがある。窒化シリコンの湿式エツチン
グ液は、フツ化水素（48％）の希釈液か、熱リン
酸が用いられる。乾式については、第２表に示す
ようにシリコンに対してCF4、CF4＋O2、CF4＋
N2また異方性エツチングについてはCCl4が用い
られている。窒化シリコンに対しては、CF4ある
いはCF4＋O2が用いられている。
【表】
【表】
次に、シリコンと窒化シリコンの二重積層薄膜
を同一形状にパターニングする場合には、薄膜の
形成順序によつて様子が異なる。先ず、シリコ
ン、窒化シリコンの順に積層している場合は、第
１図ａ，ｂ，ｃ，ｄに示すように、窒化シリコン
だけをパターニングにし、それをマスクにしてシ
リコンをエツチングする方法がICの製造工程の
中で従来から適用されている。すなわち、まず第
１図ａに示すようなシリコン１上に窒化シリコン
２を積層されたものを、第１図ｂで示すように、
フオトレジスト３またはSiO2をマスクとしてパ
ターニングし、これを第１図ｃに示すように熱リ
ン酸あるいは、48％フツ化水素を水で希釈したエ
ツチング液でエツチングし、さらに第１図ｄに示
すようにパイロカテコール等フツ化水素を含まな
いエツチング液でシリコン１をエツチングする。
これは、フツ化水素で、先にパターニングした窒
化シリコン２がサイドエツチされるのを防ぐため
である。 これに対し、第２図ａに示されるような、ガラ
ス絶縁基板５上に、窒化シリコン２およびシリコ
ン６がこの順序で形成されている場合には、シリ
コン６をパターニングするためにパイロカテコー
ルを用いると、パイロカテコールがレジストを侵
すため、マスクとしてレジストを使用できない。
したがつて、パイロカテコールを使用して、窒化
シリコン２とシリコン６を選択的にエツチングす
るためには、改めて、第２図ｂに示すように
SiO2４をマスクとして、パターニングし、更に
第２図ｃに示すようにシリコン６をパイロカテコ
ールでエツチングし、SiO2除去とともに、窒化
シリコン２をフツ化アンモニウムとフツ化水素の
混合液でエツチングする必要がある。しかしこの
方法を用いると、第２図ｄに示すように絶縁基板
であるガラス５が侵されるとともに、マスクとし
て用いているSiO2４の除去の際に窒化シリコン
２がオーバーエツチされる。このように、パイロ
カテコールを用いる方法は、シリコンのパターン
マスクとして、SiO2膜を作製する必要があるば
かりか、マスクに使用したSiO2膜を取り除くた
めには、フツ化水素を含む液を用いるため、窒化
シリコンがオーバエツチングされ、精度よくパタ
ーニングすることが難しい。 また乾式エツチングの方法として、CF4あるい
はCF4＋O2のガスによるドライエツチで上記積層
を同時に同一パターンに形成する方法があるが、
時間的に湿式エツチングより長時間必要とし、さ
らにそれぞれの膜が、ガスに対してエツチング速
度が異なるため窒化シリコンがサイドエツチを受
け、精度よいパターンが得られない。 本発明は上記従来の欠点を除去し、フオトレジ
ストをマスクとして、窒化シリコンおよびシリコ
ンからなる積層薄膜を湿式エツチングによりパタ
ーニングする新規な方法を提供するものである。
すなわち、本発明はフツ化水素を含むエツチング
液のエツチング速度がシリコンと窒化シリコンと
で異なることを利用して、先ずシリコンをエツチ
ングし、ついで希釈フツ化水素で窒化シリコンを
エツチングすることを特徴としたものであり、シ
リコン、窒化シリコンの２重積層を精度よくパタ
ーニングできるものである。 以下、本発明の一実施例について図面を参照し
て具体的に説明する。本発明では例えばガラス絶
縁基板５上にチツ化シリコン２およびアモルフア
スシリコン６の順に設けられた二重積層薄膜を、
先ず、第３図ａに示すようにフオトレジスト３で
パターニングする。しかる後、フツ化水素、硝酸
および酢酸を容積比６：１：２で混合したエツチ
ング液（以下６−１−２エツチと呼ぶ）でシリコ
ン６をエツチングする。シリコンのエツチング液
として一般に用いられているエツチング液５−１
エツチ（HNO3：HF＝５：１）では、約15μ
ｍ／分の割合で、急激にシリコンをエツチングし
てしまうので、シリコンの下地である窒化シリコ
ンおよびガラスをも侵し、精度よくパターニング
できない。その点６−１−２エツチは、反応抑制
剤として酢酸が入つているので、シリコンを0.1
〜0.15μｍ／分の割合で、ゆつくりとエツチング
できる。シリコンを完全にエツチングした時、エ
ツチング液にフツ化水素が入つているため、第３
図ｂに示すように窒化シリコン２も多少侵される
が、シリコンに比べエツチング速度が遅く、室温
で100Å／分以下であるので、パターニングには
影響を及ぼさない。続いて窒化シリコン２を、48
％フツ化水素を水で１：10以上で希釈した液で、
エツチングする。このとき、エツチング液中に酸
化剤である硝酸が入つていないので、窒化シリコ
ン２がエツチングされている間、先にエツチング
したシリコン６は、サイドエツチングされる心配
はない。チツ化シリコンは屈折率2.0に近い値を
示す透明な膜であるが、ガラス絶縁基板５として
用いられるガラスの屈折率は通常1.4であるため、
干渉色の変化で窒化シリコン２がエツチングされ
ていく様子がはつきり見え、ガラス面が表われる
のが明確に察知でき、フツ化水素でガラス表面が
侵される心配はない。このようにしてパターニン
グを終了した後（第３図ｃ）、不必要なレジスト
３を除去すると、最終的に第３図ｄに示すような
パターンの形成ができる。 以上のように、本発明はシリコンと窒化シリコ
ンの二重積層薄膜と、それぞれのエツチング液が
エツチング目標である膜とそうでない膜とのエツ
チング速度に大きな差があることを効果的に利用
して、精度よくパターニングできるようにしたも
のである。しかも、本発明は湿式エツチングを使
用しているので、ドライエツチに転べ、特別な装
置を必要とせず、短時間で容易にパターニングで
きる。したがつて、本発明を用いると、ガラス基
板上に設けた、チツ化シリコンおよびアモルフア
スシリコンを利用して、例えば薄膜トランジスタ
ー（以下TFTと呼ぶ）を形成することが容易と
なる。第４図は本発明の方法を用いて製作した
TFTの断面図を示したものであり、ガラス基板
５上にゲート電極７を設け、その上に絶縁層とし
て窒化シリコン２さらに半導体層としてのアモル
フアスシリコン６を設け、最後にソースドレイン
用電極８を形成したものである。このような構造
のTFTを形成するためには、ガラス上の窒化シ
リコン、アモルフアスシリコンを精度よくパター
ニングする必要があるが、本発明のパターニング
方法を用いると容易にエツチングできるため、ガ
ラス絶縁基板上のTFTを作製する場合に大きく
貢献できる。本発明はさらに、透明ガラス基板上
に、液晶マトリツクスデイスプレイのクロストー
ク防止用のスイツチングTFTアレーの作製等に
適用できる他、ガラス基板上の薄膜IC作製にも
適用できるため、その応用範囲は広く、本発明の
利用価値は非常に大である。 なお、上記実施例ではシリコン薄膜としてアモ
ルフアスシリコンを用いた場合について説明した
が、本発明のパターニング方法がこれに限定され
るものでないことは言うまでもない。
を同一形状にパターニングする場合には、薄膜の
形成順序によつて様子が異なる。先ず、シリコ
ン、窒化シリコンの順に積層している場合は、第
１図ａ，ｂ，ｃ，ｄに示すように、窒化シリコン
だけをパターニングにし、それをマスクにしてシ
リコンをエツチングする方法がICの製造工程の
中で従来から適用されている。すなわち、まず第
１図ａに示すようなシリコン１上に窒化シリコン
２を積層されたものを、第１図ｂで示すように、
フオトレジスト３またはSiO2をマスクとしてパ
ターニングし、これを第１図ｃに示すように熱リ
ン酸あるいは、48％フツ化水素を水で希釈したエ
ツチング液でエツチングし、さらに第１図ｄに示
すようにパイロカテコール等フツ化水素を含まな
いエツチング液でシリコン１をエツチングする。
これは、フツ化水素で、先にパターニングした窒
化シリコン２がサイドエツチされるのを防ぐため
である。 これに対し、第２図ａに示されるような、ガラ
ス絶縁基板５上に、窒化シリコン２およびシリコ
ン６がこの順序で形成されている場合には、シリ
コン６をパターニングするためにパイロカテコー
ルを用いると、パイロカテコールがレジストを侵
すため、マスクとしてレジストを使用できない。
したがつて、パイロカテコールを使用して、窒化
シリコン２とシリコン６を選択的にエツチングす
るためには、改めて、第２図ｂに示すように
SiO2４をマスクとして、パターニングし、更に
第２図ｃに示すようにシリコン６をパイロカテコ
ールでエツチングし、SiO2除去とともに、窒化
シリコン２をフツ化アンモニウムとフツ化水素の
混合液でエツチングする必要がある。しかしこの
方法を用いると、第２図ｄに示すように絶縁基板
であるガラス５が侵されるとともに、マスクとし
て用いているSiO2４の除去の際に窒化シリコン
２がオーバーエツチされる。このように、パイロ
カテコールを用いる方法は、シリコンのパターン
マスクとして、SiO2膜を作製する必要があるば
かりか、マスクに使用したSiO2膜を取り除くた
めには、フツ化水素を含む液を用いるため、窒化
シリコンがオーバエツチングされ、精度よくパタ
ーニングすることが難しい。 また乾式エツチングの方法として、CF4あるい
はCF4＋O2のガスによるドライエツチで上記積層
を同時に同一パターンに形成する方法があるが、
時間的に湿式エツチングより長時間必要とし、さ
らにそれぞれの膜が、ガスに対してエツチング速
度が異なるため窒化シリコンがサイドエツチを受
け、精度よいパターンが得られない。 本発明は上記従来の欠点を除去し、フオトレジ
ストをマスクとして、窒化シリコンおよびシリコ
ンからなる積層薄膜を湿式エツチングによりパタ
ーニングする新規な方法を提供するものである。
すなわち、本発明はフツ化水素を含むエツチング
液のエツチング速度がシリコンと窒化シリコンと
で異なることを利用して、先ずシリコンをエツチ
ングし、ついで希釈フツ化水素で窒化シリコンを
エツチングすることを特徴としたものであり、シ
リコン、窒化シリコンの２重積層を精度よくパタ
ーニングできるものである。 以下、本発明の一実施例について図面を参照し
て具体的に説明する。本発明では例えばガラス絶
縁基板５上にチツ化シリコン２およびアモルフア
スシリコン６の順に設けられた二重積層薄膜を、
先ず、第３図ａに示すようにフオトレジスト３で
パターニングする。しかる後、フツ化水素、硝酸
および酢酸を容積比６：１：２で混合したエツチ
ング液（以下６−１−２エツチと呼ぶ）でシリコ
ン６をエツチングする。シリコンのエツチング液
として一般に用いられているエツチング液５−１
エツチ（HNO3：HF＝５：１）では、約15μ
ｍ／分の割合で、急激にシリコンをエツチングし
てしまうので、シリコンの下地である窒化シリコ
ンおよびガラスをも侵し、精度よくパターニング
できない。その点６−１−２エツチは、反応抑制
剤として酢酸が入つているので、シリコンを0.1
〜0.15μｍ／分の割合で、ゆつくりとエツチング
できる。シリコンを完全にエツチングした時、エ
ツチング液にフツ化水素が入つているため、第３
図ｂに示すように窒化シリコン２も多少侵される
が、シリコンに比べエツチング速度が遅く、室温
で100Å／分以下であるので、パターニングには
影響を及ぼさない。続いて窒化シリコン２を、48
％フツ化水素を水で１：10以上で希釈した液で、
エツチングする。このとき、エツチング液中に酸
化剤である硝酸が入つていないので、窒化シリコ
ン２がエツチングされている間、先にエツチング
したシリコン６は、サイドエツチングされる心配
はない。チツ化シリコンは屈折率2.0に近い値を
示す透明な膜であるが、ガラス絶縁基板５として
用いられるガラスの屈折率は通常1.4であるため、
干渉色の変化で窒化シリコン２がエツチングされ
ていく様子がはつきり見え、ガラス面が表われる
のが明確に察知でき、フツ化水素でガラス表面が
侵される心配はない。このようにしてパターニン
グを終了した後（第３図ｃ）、不必要なレジスト
３を除去すると、最終的に第３図ｄに示すような
パターンの形成ができる。 以上のように、本発明はシリコンと窒化シリコ
ンの二重積層薄膜と、それぞれのエツチング液が
エツチング目標である膜とそうでない膜とのエツ
チング速度に大きな差があることを効果的に利用
して、精度よくパターニングできるようにしたも
のである。しかも、本発明は湿式エツチングを使
用しているので、ドライエツチに転べ、特別な装
置を必要とせず、短時間で容易にパターニングで
きる。したがつて、本発明を用いると、ガラス基
板上に設けた、チツ化シリコンおよびアモルフア
スシリコンを利用して、例えば薄膜トランジスタ
ー（以下TFTと呼ぶ）を形成することが容易と
なる。第４図は本発明の方法を用いて製作した
TFTの断面図を示したものであり、ガラス基板
５上にゲート電極７を設け、その上に絶縁層とし
て窒化シリコン２さらに半導体層としてのアモル
フアスシリコン６を設け、最後にソースドレイン
用電極８を形成したものである。このような構造
のTFTを形成するためには、ガラス上の窒化シ
リコン、アモルフアスシリコンを精度よくパター
ニングする必要があるが、本発明のパターニング
方法を用いると容易にエツチングできるため、ガ
ラス絶縁基板上のTFTを作製する場合に大きく
貢献できる。本発明はさらに、透明ガラス基板上
に、液晶マトリツクスデイスプレイのクロストー
ク防止用のスイツチングTFTアレーの作製等に
適用できる他、ガラス基板上の薄膜IC作製にも
適用できるため、その応用範囲は広く、本発明の
利用価値は非常に大である。 なお、上記実施例ではシリコン薄膜としてアモ
ルフアスシリコンを用いた場合について説明した
が、本発明のパターニング方法がこれに限定され
るものでないことは言うまでもない。
第１図ａ，ｂ，ｃ，ｄは、シリコン基板上に窒
化シリコンを積層して、シリコンと窒化シリコン
を同一パターン状にエツチングする場合の各工程
を示す断面図、第２図ａ，ｂ，ｃ，ｄは、ガラス
絶縁基板上に窒化シリコンとシリコンの順に積層
したものを、SiO2をパターンマスクとして同一
形状にエツチングする従来例の各工程を示す断面
図、第３図ａ，ｂ，ｃ，ｄは、ガラス絶縁基板上
に室化シリコンとアモルフアスシリコンの順に積
層したものを、フオトレジストをパターンマスク
としてエツチングする本発明の一実施例の各工程
を示す断面図、第４図は本発明の方法を用いてガ
ラス絶縁基板上に作製した薄膜電界効果型トラン
ジスターの一例の拡大断面図である。 ２……チツ化シリコン薄膜、３……フオトレジ
スト、５……ガラス絶縁基板、６……アモルフア
スシリコン薄膜。
化シリコンを積層して、シリコンと窒化シリコン
を同一パターン状にエツチングする場合の各工程
を示す断面図、第２図ａ，ｂ，ｃ，ｄは、ガラス
絶縁基板上に窒化シリコンとシリコンの順に積層
したものを、SiO2をパターンマスクとして同一
形状にエツチングする従来例の各工程を示す断面
図、第３図ａ，ｂ，ｃ，ｄは、ガラス絶縁基板上
に室化シリコンとアモルフアスシリコンの順に積
層したものを、フオトレジストをパターンマスク
としてエツチングする本発明の一実施例の各工程
を示す断面図、第４図は本発明の方法を用いてガ
ラス絶縁基板上に作製した薄膜電界効果型トラン
ジスターの一例の拡大断面図である。 ２……チツ化シリコン薄膜、３……フオトレジ
スト、５……ガラス絶縁基板、６……アモルフア
スシリコン薄膜。
Claims (1)
- １ ガラス絶縁基板上に窒化シリコンおよびシリ
コンがその順に形成された二重積層薄膜の上に、
フオトレジストで所定のパターンを形成した後、
フツ化水素、硝酸、および酢酸を主成分とするエ
ツチング液で前記シリコン層をエツチングし、さ
らに希釈フツ化水素により前記窒化シリコン層を
エツチングすることを特徴とする二重積層薄膜の
パターニング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9787881A JPS57211781A (en) | 1981-06-24 | 1981-06-24 | Patterning method of double stacking thin film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9787881A JPS57211781A (en) | 1981-06-24 | 1981-06-24 | Patterning method of double stacking thin film |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211781A JPS57211781A (en) | 1982-12-25 |
| JPH0151052B2 true JPH0151052B2 (ja) | 1989-11-01 |
Family
ID=14204000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9787881A Granted JPS57211781A (en) | 1981-06-24 | 1981-06-24 | Patterning method of double stacking thin film |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211781A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299035A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63293981A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPS6432635A (en) * | 1987-07-22 | 1989-02-02 | Alps Electric Co Ltd | Manufacture of thin-film element substrate |
-
1981
- 1981-06-24 JP JP9787881A patent/JPS57211781A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211781A (en) | 1982-12-25 |
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