JPH0142179B2 - - Google Patents
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- Publication number
- JPH0142179B2 JPH0142179B2 JP58039710A JP3971083A JPH0142179B2 JP H0142179 B2 JPH0142179 B2 JP H0142179B2 JP 58039710 A JP58039710 A JP 58039710A JP 3971083 A JP3971083 A JP 3971083A JP H0142179 B2 JPH0142179 B2 JP H0142179B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- arithmetic
- control device
- circuit
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は通信制御装置におけるエラーチエツク
コードの演算制御装置に関する。
コードの演算制御装置に関する。
従来、この種の装置で実行される演算は、回線
に接続されて使用される変復調装置（MODEM）
によつて送出される送受信タイミング（ST2、
RT）に同期して、あるいは回線直結の場合に使
用される特定タイミング（ST1）に同期して行わ
れる。したがつて、送信端末側が送信要求（RS）
を切断してくるタイミングは一定していないの
で、通信制御装置の演算回路の動作中に受信タイ
ミングを切断される場合が非常に多い。さらに、
送受信速度の遅い回線にあつては、データ受信終
了後も一定の演算時間が必要であり、この時間を
短縮することはできなかつた。
に接続されて使用される変復調装置（MODEM）
によつて送出される送受信タイミング（ST2、
RT）に同期して、あるいは回線直結の場合に使
用される特定タイミング（ST1）に同期して行わ
れる。したがつて、送信端末側が送信要求（RS）
を切断してくるタイミングは一定していないの
で、通信制御装置の演算回路の動作中に受信タイ
ミングを切断される場合が非常に多い。さらに、
送受信速度の遅い回線にあつては、データ受信終
了後も一定の演算時間が必要であり、この時間を
短縮することはできなかつた。
本発明の目的は、通信制御装置がエラーチエツ
ク文字受付け後直ちにエラーチエツクコード演算
部へ供給するクロツクを回線送受信クロツクから
内部演算用クロツクに切換えることにより、エラ
ーチエツクコードの演算を安定かつ高速で実行で
きるようにした演算制御装置を提供することにあ
る。
ク文字受付け後直ちにエラーチエツクコード演算
部へ供給するクロツクを回線送受信クロツクから
内部演算用クロツクに切換えることにより、エラ
ーチエツクコードの演算を安定かつ高速で実行で
きるようにした演算制御装置を提供することにあ
る。
本発明は通信制御装置内にプログラム制御で自
由に周期を設定できるクロツク回路を設け、この
通信制御装置内で実行される回線受信データのエ
ラーチエツクコード演算クロツクを、回線の受信
タイミングクロツクからこのクロツク回路で発生
したクロツクに切り換えることによつて演算時間
の短縮と、演算動作の安定化を図るものである。
由に周期を設定できるクロツク回路を設け、この
通信制御装置内で実行される回線受信データのエ
ラーチエツクコード演算クロツクを、回線の受信
タイミングクロツクからこのクロツク回路で発生
したクロツクに切り換えることによつて演算時間
の短縮と、演算動作の安定化を図るものである。
次に本発明について図を参照しながら説明す
る。
る。
第１図は本発明実施例装置が適用される通信シ
ステム全体のブロツク構成図であり、第２図は本
発明実施例装置のクロツク切換部分の詳細なブロ
ツク構成図、そして第３図は第２図の回路で演算
が実行される時点のタイムチヤートである。
ステム全体のブロツク構成図であり、第２図は本
発明実施例装置のクロツク切換部分の詳細なブロ
ツク構成図、そして第３図は第２図の回路で演算
が実行される時点のタイムチヤートである。
第１図において、１は中央処理装置、２は本発
明が適用される通信制御装置、３は端末装置であ
る。また、第２図において、４はデータレジス
タ、５はモードレジスタ、６はスピードコントロ
ールレジスタ、７はクロツクコントローラであ
り、クロツクコントローラ７は、スピードコント
ロールレジスタ６で設定される周期のクロツクを
発生する。８は演算クロツク切換回路、９はエラ
ーコード演算回路であり、演算クロツク切換回路
８はエラーコード演算回路９に供給する回線受信
データのエラーチエツクコード演算クロツクを、
回線の受信タイミングクロツクかクロツクコント
ローラ７で発生されるクロツクかのいずれに切り
換える。
明が適用される通信制御装置、３は端末装置であ
る。また、第２図において、４はデータレジス
タ、５はモードレジスタ、６はスピードコントロ
ールレジスタ、７はクロツクコントローラであ
り、クロツクコントローラ７は、スピードコント
ロールレジスタ６で設定される周期のクロツクを
発生する。８は演算クロツク切換回路、９はエラ
ーコード演算回路であり、演算クロツク切換回路
８はエラーコード演算回路９に供給する回線受信
データのエラーチエツクコード演算クロツクを、
回線の受信タイミングクロツクかクロツクコント
ローラ７で発生されるクロツクかのいずれに切り
換える。
次に、この実施例装置の動作を説明する。
いま、第１図において、通信制御装置２が端末
装置３からデータの受信を行つている場合を考え
る。
装置３からデータの受信を行つている場合を考え
る。
受信データのエラーチエツクコードは最終デー
タが受信されて初めて確定し、この後数ビツトタ
イムから最大１文字タイムの時間を費して初めて
エラーチエツクコードの付加又はエラーチエツク
が実行される。しかし、現実の問題として受信タ
イミングがモデムから供給されキヤリアのコント
ロールが独立に行われている限り上記の確定時間
を確実に保証することは困難である。
タが受信されて初めて確定し、この後数ビツトタ
イムから最大１文字タイムの時間を費して初めて
エラーチエツクコードの付加又はエラーチエツク
が実行される。しかし、現実の問題として受信タ
イミングがモデムから供給されキヤリアのコント
ロールが独立に行われている限り上記の確定時間
を確実に保証することは困難である。
そこで、第２図のごとく、演算回路９の前段に
演算クロツク切換回路７を置き、モードレジスタ
５に指示を与えることによつて最終文字送受信時
にクロツクコントローラ８からの内部クロツクに
切り換え、この安定したクロツクで演算制御を行
う。このようにすると、第３図に示すように、相
手端末が早く送信要求をオフにしたとしても、最
終文字受信終了時点でモードレジスタ５の指示に
より演算クロツク切換回路７を動作させ、クロツ
クコントローラ８の出力に切り換えて演算を行う
ため、この演算動作に何の影響も受けず、演算の
安定化を図れる。さらにこの時、スピードコント
ロールレジスタ６によつてクロツクコントローラ
８の出力クロツクの周波数を上げると、演算スピ
ードを高速化することができ、チエツク時間を大
幅に短縮することができる。
演算クロツク切換回路７を置き、モードレジスタ
５に指示を与えることによつて最終文字送受信時
にクロツクコントローラ８からの内部クロツクに
切り換え、この安定したクロツクで演算制御を行
う。このようにすると、第３図に示すように、相
手端末が早く送信要求をオフにしたとしても、最
終文字受信終了時点でモードレジスタ５の指示に
より演算クロツク切換回路７を動作させ、クロツ
クコントローラ８の出力に切り換えて演算を行う
ため、この演算動作に何の影響も受けず、演算の
安定化を図れる。さらにこの時、スピードコント
ロールレジスタ６によつてクロツクコントローラ
８の出力クロツクの周波数を上げると、演算スピ
ードを高速化することができ、チエツク時間を大
幅に短縮することができる。
以上説明したように、演算クロツク切換回路の
付加によつて自由に選択できる安定した内部クロ
ツクが使用可能となるため、演算時間の大幅な短
縮および演算動作の高安定化が図れる。
付加によつて自由に選択できる安定した内部クロ
ツクが使用可能となるため、演算時間の大幅な短
縮および演算動作の高安定化が図れる。
第１図は本発明実施例装置が適用される通信シ
ステム全体を表わすブロツク構成図。第２図は通
信制御装置の内部で本発明の特徴とする演算クロ
ツク切換回路とその周辺部のブロツク構成図。第
３図は受信時のクロツク切換時におけるタイミン
グを例にとつたタイムチヤート。 １……中央処理装置、２……通信制御装置、３
……端末装置、４……データレジスタ、５……モ
ードレジスタ、６……スピードコントロールレジ
スタ、７……クロツクコントローラ、８……演算
クロツク切換回路、９……エラーコード演算回
路。
ステム全体を表わすブロツク構成図。第２図は通
信制御装置の内部で本発明の特徴とする演算クロ
ツク切換回路とその周辺部のブロツク構成図。第
３図は受信時のクロツク切換時におけるタイミン
グを例にとつたタイムチヤート。 １……中央処理装置、２……通信制御装置、３
……端末装置、４……データレジスタ、５……モ
ードレジスタ、６……スピードコントロールレジ
スタ、７……クロツクコントローラ、８……演算
クロツク切換回路、９……エラーコード演算回
路。
Claims (1)
- 【特許請求の範囲】 １ 端末装置群を中央処理装置に接続する通信制
御装置において、 回線受信データのエラーチエツクコード演算を
入力クロツクのタイミングで行う演算回路と、 プログラム制御によりクロツク周期を設定でき
るクロツク発生回路と、 上記演算回路に供給する上記入力クロツクを、
上記端末装置からの最終データ受信後に回線受信
タイミングのクロツクから上記クロツク発生回路
で発生されるクロツクに切り換える切換回路と を備えたことを特徴とする演算制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039710A JPS59165547A (ja) | 1983-03-09 | 1983-03-09 | 通信制御装置の演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039710A JPS59165547A (ja) | 1983-03-09 | 1983-03-09 | 通信制御装置の演算制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165547A JPS59165547A (ja) | 1984-09-18 |
| JPH0142179B2 true JPH0142179B2 (ja) | 1989-09-11 |
Family
ID=12560542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039710A Granted JPS59165547A (ja) | 1983-03-09 | 1983-03-09 | 通信制御装置の演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165547A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462027A (en) * | 1987-09-01 | 1989-03-08 | Nippon Conlux Co Ltd | Error correcting circuit |
-
1983
- 1983-03-09 JP JP58039710A patent/JPS59165547A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165547A (ja) | 1984-09-18 |
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