JPS59165547A - 通信制御装置の演算制御装置 - Google Patents
通信制御装置の演算制御装置Info
- Publication number
- JPS59165547A JPS59165547A JP58039710A JP3971083A JPS59165547A JP S59165547 A JPS59165547 A JP S59165547A JP 58039710 A JP58039710 A JP 58039710A JP 3971083 A JP3971083 A JP 3971083A JP S59165547 A JPS59165547 A JP S59165547A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- arithmetic
- circuit
- controller
- error check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は通信制御装置におけるエラーチェックコードの
演算制御装置に関する、 〔従来技術の説明〕 従来、この種の装置で実行される演算は、回線に接続さ
れて使用される変復調装置（ＭＯＤＥＭ）によって送出
される送受信タイミング（ＳＴ２． ＲＴ ）に同期し
て、あるいは回線直結の場合に使用される特定タイミン
グ（ＢＴ＋ ） Ｋ同期して行われる。
演算制御装置に関する、 〔従来技術の説明〕 従来、この種の装置で実行される演算は、回線に接続さ
れて使用される変復調装置（ＭＯＤＥＭ）によって送出
される送受信タイミング（ＳＴ２． ＲＴ ）に同期し
て、あるいは回線直結の場合に使用される特定タイミン
グ（ＢＴ＋ ） Ｋ同期して行われる。
したがって、送信端末側が送信要求（Ｒｅ ）を切断し
てくるタイミングは一定していないので、通信制御装置
の演算回路の動作中に受信タイミングを切断される場合
が非常に多い。さらに、送受信速度の遅い回線にあって
は、データ受信終了後も一定の演算時間が必要であり、
この時間を短縮することはできなかった。
てくるタイミングは一定していないので、通信制御装置
の演算回路の動作中に受信タイミングを切断される場合
が非常に多い。さらに、送受信速度の遅い回線にあって
は、データ受信終了後も一定の演算時間が必要であり、
この時間を短縮することはできなかった。
本発明の目的は、通信制御装置がエラーチェック文字受
付は後直ちにエラーチェックコード演算部へ供給するク
ロックを回線送受信クロックから内部演算用クロックに
切換えることにより、エラーチェックコードの演算を安
定かつ高速で実行できるようにした演算制御装置を提供
することにある。
付は後直ちにエラーチェックコード演算部へ供給するク
ロックを回線送受信クロックから内部演算用クロックに
切換えることにより、エラーチェックコードの演算を安
定かつ高速で実行できるようにした演算制御装置を提供
することにある。
本発明は通信制御装置内にフログラム制御で自由に周期
を設定できるクロック回路を設け、この通信制御装置内
で実行される回線受信データのエラーチェックコード演
算クロックを、回線の受信タイミングクロックからこの
クロック回路で発生したクロックに切り換えることによ
って演算時間の短縮と、演算動作の安定化を図るもので
ある。
を設定できるクロック回路を設け、この通信制御装置内
で実行される回線受信データのエラーチェックコード演
算クロックを、回線の受信タイミングクロックからこの
クロック回路で発生したクロックに切り換えることによ
って演算時間の短縮と、演算動作の安定化を図るもので
ある。
次に本発明について図を参照しながら説明する。
第１図は本発明実施例装置が適用される通信システム全
体のブロック構成図でおり、第２図は本発明実施例装置
のクロック切換部分′の詳細なブロック構成図、そして
第３図は第２図の回路で演算が実行される時点のタイム
チャートである。
体のブロック構成図でおり、第２図は本発明実施例装置
のクロック切換部分′の詳細なブロック構成図、そして
第３図は第２図の回路で演算が実行される時点のタイム
チャートである。
第１図において、１は中央処理装置、２は本発明が適用
される通信制御装置、３は端末装置である。また、第２
図において、４はデータレジスタ、５はモードレジスタ
、６はスピードコントロールレジスタ、７はクロックコ
ントローラであり、クロックコントローラ７は、スピー
ドコントロールレジスタ６で設定される周期のクロック
を発生する。８は演算クロック切換回路、９はエラーコ
ード演算回路であり、演算クロック切換回路８はエラー
コード演算回路９に供給する回線受信データのエラーチ
ェックコード演算クロックを、回線の受信タイミングク
ロックかクロックコントローラ７で発生されるクロック
かのいずれかに切り換える。
される通信制御装置、３は端末装置である。また、第２
図において、４はデータレジスタ、５はモードレジスタ
、６はスピードコントロールレジスタ、７はクロックコ
ントローラであり、クロックコントローラ７は、スピー
ドコントロールレジスタ６で設定される周期のクロック
を発生する。８は演算クロック切換回路、９はエラーコ
ード演算回路であり、演算クロック切換回路８はエラー
コード演算回路９に供給する回線受信データのエラーチ
ェックコード演算クロックを、回線の受信タイミングク
ロックかクロックコントローラ７で発生されるクロック
かのいずれかに切り換える。
次に、この実施例装置の動作を説明する。
いま、第１図において、通信制御装置２が端末装置３か
らデータの受信を行っている場合を考える。
らデータの受信を行っている場合を考える。
受信データのエラーチェックコードは最終データが受信
されて初めて確定し、この後数ビツトタイムから最大１
文字タイムの時間を費して初めてエラーチェスフコード
の付加又はエラーチェックが実行される。しかし、現実
の問題として受信タイミングがモデムから供給されキャ
リアのコントロールが独立に行われている限り上記の確
定時間を確実に保証することは困難である。
されて初めて確定し、この後数ビツトタイムから最大１
文字タイムの時間を費して初めてエラーチェスフコード
の付加又はエラーチェックが実行される。しかし、現実
の問題として受信タイミングがモデムから供給されキャ
リアのコントロールが独立に行われている限り上記の確
定時間を確実に保証することは困難である。
そこで、第２図のごとく、演算回路９の前段に演算クロ
ック切換回路７を置き、モードレジスタ５に指示を与え
ることによって最終文字送受信時にクロックコントロー
ラ８からの内部クロックに切り換え、この安定したクロ
ックで演算制御を行う。このようにすると、第３図に示
すように、相手端末が早く送信要求をオフにしたとして
も、最終文字受信終了時点でモードレジスタ５の指示に
より演算クロック切換回路７を動作させ、クロックコン
トローラ８の出力に切り換えて演算を行うため、この演
算動作に何の影響も受けず、演算の安定化を図れる。さ
らにこの時、スピードコントロールレジスタ６によって
クロックコントローラ８の出力クロックの周波数を上げ
ると、演算スピードを高速化することができ、チェック
時間を大幅に短縮することができる。
ック切換回路７を置き、モードレジスタ５に指示を与え
ることによって最終文字送受信時にクロックコントロー
ラ８からの内部クロックに切り換え、この安定したクロ
ックで演算制御を行う。このようにすると、第３図に示
すように、相手端末が早く送信要求をオフにしたとして
も、最終文字受信終了時点でモードレジスタ５の指示に
より演算クロック切換回路７を動作させ、クロックコン
トローラ８の出力に切り換えて演算を行うため、この演
算動作に何の影響も受けず、演算の安定化を図れる。さ
らにこの時、スピードコントロールレジスタ６によって
クロックコントローラ８の出力クロックの周波数を上げ
ると、演算スピードを高速化することができ、チェック
時間を大幅に短縮することができる。
以上説明したように、演算クロック切換回路の付加によ
って自由に選択できる安定した内部クロックが使用可能
となるため、演算時間の大幅な短縮および演算動作の高
安定化が図れる。
って自由に選択できる安定した内部クロックが使用可能
となるため、演算時間の大幅な短縮および演算動作の高
安定化が図れる。
第１図は本発明実施例装置が適用される通信システム全
体を表わすブロック構成図。 第２図は通信制御装置の内部で本発明の特徴とする演算
クロック切換回路とその周辺部のブロック構成図。 第５図は受信時のクロック切換時におけるタイミングを
例にとったタイムチャート。 １・・・中央処理装置、２・・・通信制御装置、３・・
・端末装置、４・・・データレジスタ、５・・・モード
レジスタ、６・・・スピードコントロールレジスタ、７
・・・クロックコントローラ、８・・・演算クロック切
換回路、９・・・エラーコード演算回路。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ハ １ 図 −２二
体を表わすブロック構成図。 第２図は通信制御装置の内部で本発明の特徴とする演算
クロック切換回路とその周辺部のブロック構成図。 第５図は受信時のクロック切換時におけるタイミングを
例にとったタイムチャート。 １・・・中央処理装置、２・・・通信制御装置、３・・
・端末装置、４・・・データレジスタ、５・・・モード
レジスタ、６・・・スピードコントロールレジスタ、７
・・・クロックコントローラ、８・・・演算クロック切
換回路、９・・・エラーコード演算回路。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ハ １ 図 −２二
Claims (1)
- （１）端末装置群を中央処理装置に接続する通信制御装
置において、 回線受信データのエラーチェックコード演算を入力クロ
ックのタイミングで行う演算回路と、プログラム制御に
よりクロック周期を設定できるクロック発生回路と、 上記演算回路に供給する上記入力クロックを、上記端末
装置からの最終データ受信後に回線受信タイミングのク
ロックから上記クロック発生回路で発生されるクロック
に切り換える切換回路と全備えたことを特徴とする演算
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039710A JPS59165547A (ja) | 1983-03-09 | 1983-03-09 | 通信制御装置の演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039710A JPS59165547A (ja) | 1983-03-09 | 1983-03-09 | 通信制御装置の演算制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165547A true JPS59165547A (ja) | 1984-09-18 |
| JPH0142179B2 JPH0142179B2 (ja) | 1989-09-11 |
Family
ID=12560542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039710A Granted JPS59165547A (ja) | 1983-03-09 | 1983-03-09 | 通信制御装置の演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462027A (en) * | 1987-09-01 | 1989-03-08 | Nippon Conlux Co Ltd | Error correcting circuit |
-
1983
- 1983-03-09 JP JP58039710A patent/JPS59165547A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462027A (en) * | 1987-09-01 | 1989-03-08 | Nippon Conlux Co Ltd | Error correcting circuit |
| JPH043135B2 (ja) * | 1987-09-01 | 1992-01-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0142179B2 (ja) | 1989-09-11 |
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