JPH01314302A - Ｃｐｕ制御システム - Google Patents
Ｃｐｕ制御システムInfo
- Publication number
- JPH01314302A JPH01314302A JP14563288A JP14563288A JPH01314302A JP H01314302 A JPH01314302 A JP H01314302A JP 14563288 A JP14563288 A JP 14563288A JP 14563288 A JP14563288 A JP 14563288A JP H01314302 A JPH01314302 A JP H01314302A
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- Japan
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- cpu
- malfunction
- control
- controlled
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- Pending
Links
- 230000007257 malfunction Effects 0.000 claims abstract description 32
- 238000012544 monitoring process Methods 0.000 claims abstract description 22
- 230000003111 delayed effect Effects 0.000 claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000005856 abnormality Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＰＵによって被制御システムを制御するＣＰＵ制御シ
ステムに関し、 ＣＰＵの暴走時においても、該暴走の影響が被制御シス
テムに及ぶことを回避し得るようにすることを目的とし
、 被制御システムをＣＰＵによって制御するＣＰＵ制御シ
ステムにおいて、該ＣＰＵの誤動作を監視するＣＰＵ誤
動作監視部と、該ＣＰＵからの制御信号を前記ＣＰＵ誤
動作監視部によってＣＰＵの誤動作を検出するに要する
時間以上の時間遅延させる信号遅延部と、前記ＣＰＵ誤
動作監視部において前記ＣＰＵの誤動作が検出されると
前記信号遅延部において遅延された前記制御信号の前記
被制御システムへの送出を停止させる信号出力制御部と
を有してなるように構成する。
ステムに関し、 ＣＰＵの暴走時においても、該暴走の影響が被制御シス
テムに及ぶことを回避し得るようにすることを目的とし
、 被制御システムをＣＰＵによって制御するＣＰＵ制御シ
ステムにおいて、該ＣＰＵの誤動作を監視するＣＰＵ誤
動作監視部と、該ＣＰＵからの制御信号を前記ＣＰＵ誤
動作監視部によってＣＰＵの誤動作を検出するに要する
時間以上の時間遅延させる信号遅延部と、前記ＣＰＵ誤
動作監視部において前記ＣＰＵの誤動作が検出されると
前記信号遅延部において遅延された前記制御信号の前記
被制御システムへの送出を停止させる信号出力制御部と
を有してなるように構成する。
本発明は、ＣＰＵによって被制御システムを制御するＣ
ＰＵ制御システムに関する。
ＰＵ制御システムに関する。
ＣＰＵによって被制御システムを制御するＣＰＵ制御シ
ステムにおいては、該ＣＰＵが暴走したときには、該被
制御システムは、暴走したＣＰＵからの誤った制御信号
によって混乱させられることになる。
ステムにおいては、該ＣＰＵが暴走したときには、該被
制御システムは、暴走したＣＰＵからの誤った制御信号
によって混乱させられることになる。
したがって、ＣＰＵの暴走時において、該暴走。
の影響を回避する技術が要望されていた。
マイクロプロセッサ等のＣＰＵによって制御されるシス
テムにおいて、通常、該ＣＰＵの暴走を監視するために
、ウォッチ・ドッグ・タイマ、クロンク断検出、あるい
は、無効アドレス発生の検出等によるＣＰＵの暴走監視
部が設けられている。
テムにおいて、通常、該ＣＰＵの暴走を監視するために
、ウォッチ・ドッグ・タイマ、クロンク断検出、あるい
は、無効アドレス発生の検出等によるＣＰＵの暴走監視
部が設けられている。
しかしながら、通常、このようなＣＰＵの異常の検出に
は、該ｃＰＵにおいて実際に異常が発生してから一定の
時間を要する。そのため、ＣＰＵの暴走監視部において
ＣＰＵの異常を検出した時点においては、既に被制御シ
ステムに対して異常状態のＣＰＵからの制御信号が出力
されてしまっており、被制御システムに対して誤った制
御を行なってしまうという問題があった。
は、該ｃＰＵにおいて実際に異常が発生してから一定の
時間を要する。そのため、ＣＰＵの暴走監視部において
ＣＰＵの異常を検出した時点においては、既に被制御シ
ステムに対して異常状態のＣＰＵからの制御信号が出力
されてしまっており、被制御システムに対して誤った制
御を行なってしまうという問題があった。
本発明は上記の問題点に鑑み、なされたもので、ＣＰＵ
の暴走時においても、該暴走の影響が被制御システムに
及ぶことを回避し得るＣＰＵ＊制御システムを提供する
ことを目的とするものである。
の暴走時においても、該暴走の影響が被制御システムに
及ぶことを回避し得るＣＰＵ＊制御システムを提供する
ことを目的とするものである。
第１図は本発明の基本構成図である。本図において、１
はＣＰＵ、２は信号遅延部、３は信号出力制御部、４は
ＣＰＵ誤動作監視部、そして５は被制御システムである
。
はＣＰＵ、２は信号遅延部、３は信号出力制御部、４は
ＣＰＵ誤動作監視部、そして５は被制御システムである
。
ＣＰＵＩは、被制御システム５を制御する制御信号を出
力する。
力する。
ＣＰＵ誤動作監視部４は、Ｆ＋ｉ ＣＰ Ｕ １の誤動
作を検出する。
作を検出する。
信号遅延部２は、前記制御信号を前記ＣＰＵ誤動作監視
部４によってＣＰＵＩの誤動作を検出するに要する時間
以上の時間遅延させる。
部４によってＣＰＵＩの誤動作を検出するに要する時間
以上の時間遅延させる。
信号出力制御部３は、前記ＣＰＵ誤動作監視部４におい
て前記ＣＰＵＩの誤動作が検出されると、前記信号遅延
部３において遅延された前記ｗＩ御倍信号前記被制御シ
ステム５への送出を停止させる。
て前記ＣＰＵＩの誤動作が検出されると、前記信号遅延
部３において遅延された前記ｗＩ御倍信号前記被制御シ
ステム５への送出を停止させる。
ＣＰＵＩから出力された制御信号は、信号遅延部２にお
いて、ＣＰＵ誤動作監視部４によってＣＰＵＩの誤動作
を検出するに要する時間以上の時間遅延される。他方、
ＣＰＵ誤動作監視部４においては、ＣＰＵＩにおいて実
際に誤動作が発生してから該誤動作を検出するに要する
時間の後、該誤動作を検出して、信号出力制御部３を制
御して、該信号遅延部２によって遅延された前記制御信
号の被制御システム５への送出を停止させる。
いて、ＣＰＵ誤動作監視部４によってＣＰＵＩの誤動作
を検出するに要する時間以上の時間遅延される。他方、
ＣＰＵ誤動作監視部４においては、ＣＰＵＩにおいて実
際に誤動作が発生してから該誤動作を検出するに要する
時間の後、該誤動作を検出して、信号出力制御部３を制
御して、該信号遅延部２によって遅延された前記制御信
号の被制御システム５への送出を停止させる。
第２図は本発明の実施例の構成図である。
第２図において、１０はＣＰＵ、１１はＲＯＭ。
１２はＲＡＭ５１３はＩ１０インターフェイス、２０は
遅延回路、３０はゲート回路、そして、４０はｃｐｕ暴
走監視部である。
遅延回路、３０はゲート回路、そして、４０はｃｐｕ暴
走監視部である。
ＣＰＵｌ０は、ＲＯＭＩ １に格納されたプログラムに
基づいてＲＡＭ１２を用いて演算処理を行ない、図示し
ない被制御システムに対して制御信号を出力する。
基づいてＲＡＭ１２を用いて演算処理を行ない、図示し
ない被制御システムに対して制御信号を出力する。
ＣＰＵ暴走監視部４０は、該ＣＰＵＩ Ｏにおける誤動
作を検出する。
作を検出する。
前記ＣＰＵｌ０からの出力は、Ｉ１０インターフェイス
１３、遅延回路２０、およびゲート回路３０を介して被
制御システムに対して出力される。
１３、遅延回路２０、およびゲート回路３０を介して被
制御システムに対して出力される。
遅延回路２０における遅延時間は、上記ＣＰＵ暴走監視
部４０において、上記ＣＰＵＩ Ｏが実際に暴走し始め
てから該暴走を検出するまでに要する時間より長い時間
に定められている。
部４０において、上記ＣＰＵＩ Ｏが実際に暴走し始め
てから該暴走を検出するまでに要する時間より長い時間
に定められている。
ｊｉ ＣＰ Ｕ暴走監視部４０は、該ＣＰＵｌ０の暴走
を検出すると、ゲート回路３ｏを制御して前記遅延回路
２０より出力される遅延された制御信号の前記被制御シ
ステムへの送出を禁止する。
を検出すると、ゲート回路３ｏを制御して前記遅延回路
２０より出力される遅延された制御信号の前記被制御シ
ステムへの送出を禁止する。
第３図は、本発明の実施例のタイミング図である。
第３図において、時刻ｔ１にてＣＰＵｌ０の暴走が始ま
る。これに応じて、該時刻１＋より遅延時間ΔＴ後の時
刻り、にて、上記暴走状態になったＣＰＵｌ０から出力
された制御信号が遅延回路２０より出力される。
る。これに応じて、該時刻１＋より遅延時間ΔＴ後の時
刻り、にて、上記暴走状態になったＣＰＵｌ０から出力
された制御信号が遅延回路２０より出力される。
一方、上記時刻ｔ、より時間Δｔ （ΔｔくΔＴ）後の
時刻ｔ２にて、該ＣＰＵ暴走監視部４０は上記ＣＰＵｌ
０の暴走を検出して、ゲート回路３０に対して出力を禁
止させる制御信号を出力する。これにより、前記時刻む
、にて遅延回路２０より出力された、暴走状態になった
ＣＰ’ＵＩＯから出力された制御信号は、ゲート回路３
０より出力されず、したがって、前記被制御システムに
対して上記暴走状態のＣＰＵからの制御信号が送出され
ることはなくなる。
時刻ｔ２にて、該ＣＰＵ暴走監視部４０は上記ＣＰＵｌ
０の暴走を検出して、ゲート回路３０に対して出力を禁
止させる制御信号を出力する。これにより、前記時刻む
、にて遅延回路２０より出力された、暴走状態になった
ＣＰ’ＵＩＯから出力された制御信号は、ゲート回路３
０より出力されず、したがって、前記被制御システムに
対して上記暴走状態のＣＰＵからの制御信号が送出され
ることはなくなる。
本発明のＣＰＵ制御システムによれば、ＣＰＵの暴走時
においても、該暴走の影響が被制御システムに及ぶこと
を回避し得る。
においても、該暴走の影響が被制御システムに及ぶこと
を回避し得る。
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、そして第３図は本発
明の実施例のタイミング図である。 〔符号の説明〕 １．１０・・・ＣＰＵ、 ２・・・信号遅延部、３・
・・信号出力制御部、 ４・・・ＣＰＵ誤動作監視部、 ５・・・被制御システム、 １１・・・ＲＯＭ、１２
・・・ＲＡＭ。 １３・・・Ｉ１０インターフェイス、 ２０・・・遅延回路、 ３０・・・ゲート回路、
４０・・・ＣＰｔＪ暴走監視部。 本発明の基本構成図 第１図 本発明の実施例の構成図 第２図
明の実施例のタイミング図である。 〔符号の説明〕 １．１０・・・ＣＰＵ、 ２・・・信号遅延部、３・
・・信号出力制御部、 ４・・・ＣＰＵ誤動作監視部、 ５・・・被制御システム、 １１・・・ＲＯＭ、１２
・・・ＲＡＭ。 １３・・・Ｉ１０インターフェイス、 ２０・・・遅延回路、 ３０・・・ゲート回路、
４０・・・ＣＰｔＪ暴走監視部。 本発明の基本構成図 第１図 本発明の実施例の構成図 第２図
Claims (1)
- １．被制御システム（５）をＣＰＵ（１）によって制御
するＣＰＵ制御システムにおいて、該ＣＰＵ（１）の誤
動作を監視するＣＰＵ誤動作監視部（４）と、 該ＣＰＵ（１）からの制御信号を、前記ＣＰＵ誤動作監
視部（４）によってＣＰＵ（１）の誤動作を検出するに
要する時間以上の時間遅延させる信号遅延部（２）と、 前記ＣＰＵ誤動作監視部（４）において前記ＣＰＵ（１
）の誤動作が検出されると前記信号遅延部（２）におい
て遅延された前記制御信号の前記被制御システム（５）
への送出を停止させる信号出力制御部（３）とを有して
なることを特徴とするＣＰＵ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14563288A JPH01314302A (ja) | 1988-06-15 | 1988-06-15 | Ｃｐｕ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14563288A JPH01314302A (ja) | 1988-06-15 | 1988-06-15 | Ｃｐｕ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314302A true JPH01314302A (ja) | 1989-12-19 |
Family
ID=15389497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14563288A Pending JPH01314302A (ja) | 1988-06-15 | 1988-06-15 | Ｃｐｕ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314302A (ja) |
-
1988
- 1988-06-15 JP JP14563288A patent/JPH01314302A/ja active Pending
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