JPH01307848A - メモリ容量チェック方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリユニットを増設して記憶容量を拡張する場合、増
設したメモリユニットの記憶容量が不明な時に、簡易な
方法でチエツクすることが可能なメモリ容量チエツク方
法に関し、 容易にメモリユニットの記憶容量を検出することを目的
とし、 プロセッサにより制御され、プロセッサが使用するメモ
リユニットから読出されたデータの誤りを検出する誤り
検出手段を備えた装置において、プロセッサにメモリユ
ニットに対するアドレスビットを総て“０″として送出
させて、メモリユニットに対するデータの書込みと読出
しを行わせ、続いて、アドレスビットの最下位ビットよ
り１ビットずつ順次アドレスビットの上位方向に“１”
となるビットをずらし、残りのビットは総て“Ｏ”とし
たアドレスを送出させ、アドレスビットの“１”となる
ビットをずらす度に順次績メモリユニットに対するデー
タの書込と読出しを行わせる動作を繰り返させて、誤り
検出手段がメモリユニットから読出したデータに誤りが
あることを検出した時のアドレスから、メモリユニット
の記憶容量を判定させる構成とする。

〔産業上の利用分野〕

本発明はメモリユニットを増設することにより、記憶容
量を拡張する装置に係り、特に増設したメモリユニット
の記憶容量が不明な場合に、簡易な方法でチエツクする
ことが可能なメモリ容量チエツク方法に関する。

情報処理装置の中には外部増設メモリであるメモリユニ
ットをコネクタ等を用いて接続し、装置の記憶容量を増
加させてアプリケーションプログラム等を格納し、装置
の機能を拡大するように考慮されているものがある。

このような装置はコネクタに外部からメモリユニットを
挿入することで、プロセッサが装置内に設けたメモリと
共に使用することが可能となり、装置のメモリ容量を拡
大することが出来るが、挿入されるメモリユニットの記
憶容量が不明である時、容易にその記憶容量を検出出来
ることが必要である。

〔従来の技術〕

従来はメモリユニットに、このメモリユニットの各種の
情報を書込んだＲＯＭを搭載しておき、メモリユニット
がコネクタに挿入された時、プロセッサがこのＲＯＭか
らメモリユニットの記憶容量を読出すか、又は、コネク
タにメモリユニットが記憶容量を通知する信号線を接続
する端子を余分に設け、且つメモリユニットにも記憶容
量を通知する情報を送出する信号線を余分に設け、メモ
リユニットがコネクタに挿入された時、プロセッサがこ
の信号線の送出する情報から、メモリユニットの記憶容
量を認識している。

〔発明が解決しようとする課題〕

上記の如く、ＲＯＭから記憶容量を示す情報を読出す場
合、メモリユニットに余分なＲＯＭを搭載しなければな
らず、メモリユニットの容量がその背低下すると共に、
コストが上昇するという問題がある。

又、信号線を使用する場合、２ビットで４種類の容量を
通知する時はコネクタに２端子余分な端子が必要となり
、３ビットで８種類の容量を通知する時は、コネクタに
３端子余分な端子を設ける必要がある。しかし、コネク
タの端子に余裕が無い場合は使用することが出来ないと
いう問題がある。

本発明はこのような問題点に鑑み、メモリユニットに対
するアドレスビットを総て“０”としてデータを書込ん
だ後読出し、続いてアドレスビットの最下位ビットより
１ビットずつ順次アドレスビットの上位方向に“１”と
なるビットをずらし、残りのビットは総て“Ｏ”とした
アドレスを送出し、該アドレスビットの“１”となるビ
ットをずらす度に順次績メモリユニットに対するデータ
の書込みと読出しを行う動作を繰り返し、書込んだデー
タが正確に読出せないアドレスを検出した時、このアド
レスからメモリユニットの記憶容量を判定することで、
容易にメモリユニットの記憶容量を検出することを目的
としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

プロセッサーはアドレスバス５を経てメモリユニット２
にアドレスを送出し、データバス６を経てデータを送出
し、メモリユニット２に書込む。

この時プロセッサーがアドレスバス５に送出するアドレ
スビットは総て“０″である。

プロセッサーは続いてアドレスバス＋にアドレスビット
が総て“０″のアドレスを送出し、メモリユニット２に
書込んだデータをデータバス６に読出す。この時誤り検
出手段３はメモリユニット２から読出されたデータに誤
りがあるか調べ、誤りがあればプロセッサーにｉｌ知す
る。

次に、プロセッサ１は最下位の１ビットが“ドで、残り
のビットは“０”のアドレスを、アドレスバス５を経て
メモリユニット２に送出し、データバス６を経てメモリ
ユニット２にデータを送出して書込む。

続いてプロセッサ１は、最下位の１ビットが“１”で、
残りのビットは“０”のアドレスをアドレスバス５に送
出し、メモリユニット２に書込んだデータをデータバス
６に読出す。この時誤り検出手段３はメモリユニット２
から読出されたデータに誤りがあるか調べ、誤りがあれ
ばプロセッサ１に通知する。

次に、プロセッサ１はアドレスバス５を経て、最下位ビ
ットから二番目の１ビットが“１″で、残りのビットは
“０”のアドレスをメモリユニット２に送出し、データ
バス６にデータを送出してメモリユニット２に害込む。

続いてプロセッサ１は、最下位ビットから二番目の１ビ
ットがａｌ”で、残りのビットは０”のアドレスをアド
レスバス５に送出し、メモリユニット２に書込んだデー
タをデータバス６に読出す。

この時誤り検出手段３はメモリユニット２から読出され
たデータに誤りがあるか調べ、誤りがあればプロセッサ
１に通知する。

次に、プロセッサ１はアドレスバス５を経て、最下位ビ
ットから三番目の１ビットが“１”で、残りのビットは
０″のアドレスをメモリユニット２に送出し、データバ
ス６にデータを送出してメモリユニット２に書込む。

続いてプロセッサ１は、最下位ビットから三番目の１ビ
ットが１”で、残りのビットは“０″のアドレスをアド
レスバス５に送出し、メモリユニット２に書込んだデー
タをデータバス６に読出す。

この時誤り検出手段３はメモリユニット２から読出され
たデータに誤りがあるか調べ、誤りがあればプロセッサ
１に通知する。

プロセッサ１はこのような動作を、誤り検出手段３がデ
ータの誤りを検出して通知するまで繰り返す。

〔作用〕

プロセッサ１は誤り検出手段３がメモリユニット２に書
込んだデータが正常に読出せなかったことを検出した時
、メモリユニット２の記憶容量以上のアドレスを送出し
たと認識する。

従って、この時にメモリユニット２に送出したアドレス
の“１″のビットがアドレスビットの最下位ビットから
何番目のビットであるかにより、プロセッサ１はメモリ
ユニット２の記憶容量を判定することが可能となるため
、余分なＲＯＭや信号線を用いることなく、容易にメモ
リユニット２の記憶容量を検出することが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するフローチャートで、第
４図はアドレスビットを説明する図である。

プロセッサ１は第３図に示す如（、セレクト線７とコネ
クタ８を経て、メモリユニット２に選択信号を送出して
イネーブルとすると、第３図［相］に示す如く、アドレ
スバス５とコネクタ８を経て、メモリユニット２に第４
図に示す如き構成のアドレスビットを持ったアドレスを
送出する。

即ち、第４図■に示す如＜、最初は総てのビットが“０
″のアドレスを送出する。

そして、第３図に示す如く、同時にデータバス６とコネ
クタ８を経てメモリユニット２にデータを送出して、こ
のデータをメモリユニット２に書込ませる。

パリティチエツク回路９はメモリユニット２にデータが
書込まれるとチエツクビットを作成し、該当するアドレ
スに対応して記憶する。

プロセッサ１はデータの書込みが完了すると、第３図に
示す如く、セレクト線７とコネクタ８を経て、メモリユ
ニット２に選択信号を送出してイネーブルとし、アドレ
スバス５とコネクタ８を経て、メモリユニット２に第３
図［相］と同一構成のアドレスビットを持ったアドレス
を送出する。

即ち、第４図■に示す如く、総てのビットが“Ｏ”のア
ドレスを送出し、メモリユニット２からデータを読出し
て、コネクタ８を経てデータバス６に送出させる。この
時パリティチエツク回路９は該当するアドレスに対応し
て記憶したチエツクビットと共に、このデータをチエツ
クし、誤りがある時はプロセッサ１に割込み信号を送出
して誤り発生を通知する。

従って、プロセッサ１は第３図に示す如く、誤りが発生
したか否かを調べる。誤りが発生しなければ、メモリユ
ニット２をイネーブルとするルーチンに戻る。

即ち、次にプロセッサｌはセレクト線７とコネクタ８を
経て、メモリユニット２に選択信号を送出してイネーブ
ルとすると、アドレスバス５とコネクタ８を経て、メモ
リユニット２に第４図■に示す如く、最下位の１ビット
が“ｌ”で、残りのアドレスビットが総て“０”のアド
レスを送出し、データバス６とコネクタ８を経て、メモ
リユニット２にデータを送出して、このデータをメモリ
ユニット２に書込ませる。この時、パリティチエ’７り
回路９はメモリ、１ニツト２に書込まれたデータに基づ
いてチエツクビットを作成し、該当するアドレスに対応
して記憶する。

続いてプロセッサ１はセレクト線７とコネクタ８を経て
、メモリユニット２に選択信号を送出してイネーブルと
すると、アドレスバス５とコネクタ８を経て、メモリユ
ニット２に第４図■に示す如く、最下位の１ビットが“
１”で、残りのアドレスビットが総て“０”のアドレス
を送出し、メモリユニット２からデータを読出して、コ
ネクタ８を経てデータバス６に送出させる。この時パリ
ティチエツク回路９は該当するアドレスに対応して記憶
したチエツクビットと共に、このデータをチエツクし、
誤りがある時はプロセッサ１に割込み信号を送出して誤
り発生を通知する。

従って、プロセッサ１は第３図に示す如く、誤りが発生
したか否かを調べる。誤りが発生しなければ、メモリユ
ニット２をイネーブルとするルーチンに戻る。

即ち、次にプロセッサ１はセレクト線７とコネクタ８を
経て、メモリユニット２に選択信号を送出してイネーブ
ルとすると、アドレスバス５とコネクタ８を経て、メモ
リユニット２に第４図■に示す如く、最下位ビットから
二番目の１ビットが“１″で、残りのアドレスビットが
総て“０”のアドレスを送出し、データバス６とコネク
タ８を経て、メモリユニット２にデータを送出して、こ
のデータをメモリユニット２に書込ませる。この時、パ
リティチエツク回路９はメモリユニット２に書込まれた
データに基づいてチエツクビットを作成し、該当するア
ドレスに対応して記憶する。

続いてプロセッサ１はセレクト線７とコネクタ８を経て
、メモリユニット２に選択信号を送出してイネーブルと
すると、アドレスバス５とコネクタ８を経て、メモリユ
ニット２に第４図■に示す如く、最下位ビットから二番
目の１ビットが“１”で、残りのアドレスビットが総て
“０”のアドレスを送出し、メモリユニット２からデー
タを読出して、コネクタ８を経てデータバス６に送出さ
せる。

この時パリティチエツク回路９は該当するアドレスに対
応して記憶したチエツクビットと共に、このデータをチ
エツクし、誤りがある時はプロセッサ１に割込み信号を
送出して誤り発生を通知する。

従って、プロセッサ１は誤りが発生したか否かを調べ、
誤りが発生しなければ、メモリユニット２をイネーブル
とするルーチンに戻る。

このように、第４図■−・・■に示す如く、プロセッサ
１は順次“１″のビットをアドレスビットの上位方向に
ずらしてメモリユニット２に送出し、データを書込ませ
た後、このデータを読出す動作をパリティチエツク回路
９が割込み信号を送出して誤り発生を通知するまで繰り
返す。

誤りが発生すると、プロセッサ１は誤り発生時に送出し
たアドレスビットの構成からメモリユニット２の容量を
判定する。即ち、例えば、第４図■に示すアドレス０１
００００００でパリティチエツク回路９が誤り発生を通
知したとすると、プロセッサ１は（２７−１）ビットが
メモリユニット２の容量であると判定する。

〔発明の効果〕

以上説明した如く、本発明はメモリユニットを増設する
時、該メモリユニットの記憶容量を通知するハードウェ
アを使用することなく、容易にメモリユニットの記憶容
量を検出することが出来る。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するフローチャート、第４
図はアドレスビットを説明する図である。 図において、 １はプロセッサ、　　　２はメモリユニット、３は誤り
検出手段、　　５はアドレスバス、６はデータバス、　
　　７はセレクト線、８はコネクタ、 ９はパリティチエツク回路である。 Ｍ日月の屏ぽ！フ゛口・ソフ■ ＊　　　１　　口 ）！−発朗の一更施梗コとホす口眉シのフ゛口・ｚ７６
井　？　　■ 病２日ハ童り作と駁」月するフローチャート賞　３　困

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）により制御され、該プロセッサ（１）
   が使用するメモリユニット（２）から読出されたデータ
   の誤りを検出する誤り検出手段（３）を備えた装置にお
   いて、 該プロセッサ（１）に該メモリユニット（２）に対する
   アドレスビットを総て“０”として送出させて、該メモ
   リユニット（２）に対するデータの書込みと読出しを行
   わせ、続いて、アドレスビットの最下位ビットより１ビ
   ットずつ順次アドレスビットの上位方向に“１”となる
   ビットをずらし、残りのビットは総て“０”としたアド
   レスを送出させ、該アドレスビットの“１”となるビッ
   トをずらす度に順次該メモリユニット（２）に対するデ
   ータの書込と読出しを行わせる動作を繰り返させて、前
   記誤り検出手段（３）が該メモリユニット（２）から読
   出したデータに誤りがあることを検出した時のアドレス
   から、該メモリユニット（２）の記憶容量を判定させる
   ことを特徴とするメモリ容量チェック方法。