JPH01307848A - メモリ容量チェック方法 - Google Patents
メモリ容量チェック方法Info
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- JPH01307848A JPH01307848A JP13905588A JP13905588A JPH01307848A JP H01307848 A JPH01307848 A JP H01307848A JP 13905588 A JP13905588 A JP 13905588A JP 13905588 A JP13905588 A JP 13905588A JP H01307848 A JPH01307848 A JP H01307848A
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- Japan
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- memory unit
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- 238000000034 method Methods 0.000 title description 3
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリユニットを増設して記憶容量を拡張する場合、増
設したメモリユニットの記憶容量が不明な時に、簡易な
方法でチエツクすることが可能なメモリ容量チエツク方
法に関し、 容易にメモリユニットの記憶容量を検出することを目的
とし、 プロセッサにより制御され、プロセッサが使用するメモ
リユニットから読出されたデータの誤りを検出する誤り
検出手段を備えた装置において、プロセッサにメモリユ
ニットに対するアドレスビットを総て“0″として送出
させて、メモリユニットに対するデータの書込みと読出
しを行わせ、続いて、アドレスビットの最下位ビットよ
り1ビットずつ順次アドレスビットの上位方向に“1”
となるビットをずらし、残りのビットは総て“O”とし
たアドレスを送出させ、アドレスビットの“1”となる
ビットをずらす度に順次績メモリユニットに対するデー
タの書込と読出しを行わせる動作を繰り返させて、誤り
検出手段がメモリユニットから読出したデータに誤りが
あることを検出した時のアドレスから、メモリユニット
の記憶容量を判定させる構成とする。
設したメモリユニットの記憶容量が不明な時に、簡易な
方法でチエツクすることが可能なメモリ容量チエツク方
法に関し、 容易にメモリユニットの記憶容量を検出することを目的
とし、 プロセッサにより制御され、プロセッサが使用するメモ
リユニットから読出されたデータの誤りを検出する誤り
検出手段を備えた装置において、プロセッサにメモリユ
ニットに対するアドレスビットを総て“0″として送出
させて、メモリユニットに対するデータの書込みと読出
しを行わせ、続いて、アドレスビットの最下位ビットよ
り1ビットずつ順次アドレスビットの上位方向に“1”
となるビットをずらし、残りのビットは総て“O”とし
たアドレスを送出させ、アドレスビットの“1”となる
ビットをずらす度に順次績メモリユニットに対するデー
タの書込と読出しを行わせる動作を繰り返させて、誤り
検出手段がメモリユニットから読出したデータに誤りが
あることを検出した時のアドレスから、メモリユニット
の記憶容量を判定させる構成とする。
本発明はメモリユニットを増設することにより、記憶容
量を拡張する装置に係り、特に増設したメモリユニット
の記憶容量が不明な場合に、簡易な方法でチエツクする
ことが可能なメモリ容量チエツク方法に関する。
量を拡張する装置に係り、特に増設したメモリユニット
の記憶容量が不明な場合に、簡易な方法でチエツクする
ことが可能なメモリ容量チエツク方法に関する。
情報処理装置の中には外部増設メモリであるメモリユニ
ットをコネクタ等を用いて接続し、装置の記憶容量を増
加させてアプリケーションプログラム等を格納し、装置
の機能を拡大するように考慮されているものがある。
ットをコネクタ等を用いて接続し、装置の記憶容量を増
加させてアプリケーションプログラム等を格納し、装置
の機能を拡大するように考慮されているものがある。
このような装置はコネクタに外部からメモリユニットを
挿入することで、プロセッサが装置内に設けたメモリと
共に使用することが可能となり、装置のメモリ容量を拡
大することが出来るが、挿入されるメモリユニットの記
憶容量が不明である時、容易にその記憶容量を検出出来
ることが必要である。
挿入することで、プロセッサが装置内に設けたメモリと
共に使用することが可能となり、装置のメモリ容量を拡
大することが出来るが、挿入されるメモリユニットの記
憶容量が不明である時、容易にその記憶容量を検出出来
ることが必要である。
従来はメモリユニットに、このメモリユニットの各種の
情報を書込んだROMを搭載しておき、メモリユニット
がコネクタに挿入された時、プロセッサがこのROMか
らメモリユニットの記憶容量を読出すか、又は、コネク
タにメモリユニットが記憶容量を通知する信号線を接続
する端子を余分に設け、且つメモリユニットにも記憶容
量を通知する情報を送出する信号線を余分に設け、メモ
リユニットがコネクタに挿入された時、プロセッサがこ
の信号線の送出する情報から、メモリユニットの記憶容
量を認識している。
情報を書込んだROMを搭載しておき、メモリユニット
がコネクタに挿入された時、プロセッサがこのROMか
らメモリユニットの記憶容量を読出すか、又は、コネク
タにメモリユニットが記憶容量を通知する信号線を接続
する端子を余分に設け、且つメモリユニットにも記憶容
量を通知する情報を送出する信号線を余分に設け、メモ
リユニットがコネクタに挿入された時、プロセッサがこ
の信号線の送出する情報から、メモリユニットの記憶容
量を認識している。
上記の如く、ROMから記憶容量を示す情報を読出す場
合、メモリユニットに余分なROMを搭載しなければな
らず、メモリユニットの容量がその背低下すると共に、
コストが上昇するという問題がある。
合、メモリユニットに余分なROMを搭載しなければな
らず、メモリユニットの容量がその背低下すると共に、
コストが上昇するという問題がある。
又、信号線を使用する場合、2ビットで4種類の容量を
通知する時はコネクタに2端子余分な端子が必要となり
、3ビットで8種類の容量を通知する時は、コネクタに
3端子余分な端子を設ける必要がある。しかし、コネク
タの端子に余裕が無い場合は使用することが出来ないと
いう問題がある。
通知する時はコネクタに2端子余分な端子が必要となり
、3ビットで8種類の容量を通知する時は、コネクタに
3端子余分な端子を設ける必要がある。しかし、コネク
タの端子に余裕が無い場合は使用することが出来ないと
いう問題がある。
本発明はこのような問題点に鑑み、メモリユニットに対
するアドレスビットを総て“0”としてデータを書込ん
だ後読出し、続いてアドレスビットの最下位ビットより
1ビットずつ順次アドレスビットの上位方向に“1”と
なるビットをずらし、残りのビットは総て“O”とした
アドレスを送出し、該アドレスビットの“1”となるビ
ットをずらす度に順次績メモリユニットに対するデータ
の書込みと読出しを行う動作を繰り返し、書込んだデー
タが正確に読出せないアドレスを検出した時、このアド
レスからメモリユニットの記憶容量を判定することで、
容易にメモリユニットの記憶容量を検出することを目的
としている。
するアドレスビットを総て“0”としてデータを書込ん
だ後読出し、続いてアドレスビットの最下位ビットより
1ビットずつ順次アドレスビットの上位方向に“1”と
なるビットをずらし、残りのビットは総て“O”とした
アドレスを送出し、該アドレスビットの“1”となるビ
ットをずらす度に順次績メモリユニットに対するデータ
の書込みと読出しを行う動作を繰り返し、書込んだデー
タが正確に読出せないアドレスを検出した時、このアド
レスからメモリユニットの記憶容量を判定することで、
容易にメモリユニットの記憶容量を検出することを目的
としている。
第1図は本発明の原理ブロック図である。
プロセッサーはアドレスバス5を経てメモリユニット2
にアドレスを送出し、データバス6を経てデータを送出
し、メモリユニット2に書込む。
にアドレスを送出し、データバス6を経てデータを送出
し、メモリユニット2に書込む。
この時プロセッサーがアドレスバス5に送出するアドレ
スビットは総て“0″である。
スビットは総て“0″である。
プロセッサーは続いてアドレスバス+にアドレスビット
が総て“0″のアドレスを送出し、メモリユニット2に
書込んだデータをデータバス6に読出す。この時誤り検
出手段3はメモリユニット2から読出されたデータに誤
りがあるか調べ、誤りがあればプロセッサーにil知す
る。
が総て“0″のアドレスを送出し、メモリユニット2に
書込んだデータをデータバス6に読出す。この時誤り検
出手段3はメモリユニット2から読出されたデータに誤
りがあるか調べ、誤りがあればプロセッサーにil知す
る。
次に、プロセッサ1は最下位の1ビットが“ドで、残り
のビットは“0”のアドレスを、アドレスバス5を経て
メモリユニット2に送出し、データバス6を経てメモリ
ユニット2にデータを送出して書込む。
のビットは“0”のアドレスを、アドレスバス5を経て
メモリユニット2に送出し、データバス6を経てメモリ
ユニット2にデータを送出して書込む。
続いてプロセッサ1は、最下位の1ビットが“1”で、
残りのビットは“0”のアドレスをアドレスバス5に送
出し、メモリユニット2に書込んだデータをデータバス
6に読出す。この時誤り検出手段3はメモリユニット2
から読出されたデータに誤りがあるか調べ、誤りがあれ
ばプロセッサ1に通知する。
残りのビットは“0”のアドレスをアドレスバス5に送
出し、メモリユニット2に書込んだデータをデータバス
6に読出す。この時誤り検出手段3はメモリユニット2
から読出されたデータに誤りがあるか調べ、誤りがあれ
ばプロセッサ1に通知する。
次に、プロセッサ1はアドレスバス5を経て、最下位ビ
ットから二番目の1ビットが“1″で、残りのビットは
“0”のアドレスをメモリユニット2に送出し、データ
バス6にデータを送出してメモリユニット2に害込む。
ットから二番目の1ビットが“1″で、残りのビットは
“0”のアドレスをメモリユニット2に送出し、データ
バス6にデータを送出してメモリユニット2に害込む。
続いてプロセッサ1は、最下位ビットから二番目の1ビ
ットがal”で、残りのビットは0”のアドレスをアド
レスバス5に送出し、メモリユニット2に書込んだデー
タをデータバス6に読出す。
ットがal”で、残りのビットは0”のアドレスをアド
レスバス5に送出し、メモリユニット2に書込んだデー
タをデータバス6に読出す。
この時誤り検出手段3はメモリユニット2から読出され
たデータに誤りがあるか調べ、誤りがあればプロセッサ
1に通知する。
たデータに誤りがあるか調べ、誤りがあればプロセッサ
1に通知する。
次に、プロセッサ1はアドレスバス5を経て、最下位ビ
ットから三番目の1ビットが“1”で、残りのビットは
0″のアドレスをメモリユニット2に送出し、データバ
ス6にデータを送出してメモリユニット2に書込む。
ットから三番目の1ビットが“1”で、残りのビットは
0″のアドレスをメモリユニット2に送出し、データバ
ス6にデータを送出してメモリユニット2に書込む。
続いてプロセッサ1は、最下位ビットから三番目の1ビ
ットが1”で、残りのビットは“0″のアドレスをアド
レスバス5に送出し、メモリユニット2に書込んだデー
タをデータバス6に読出す。
ットが1”で、残りのビットは“0″のアドレスをアド
レスバス5に送出し、メモリユニット2に書込んだデー
タをデータバス6に読出す。
この時誤り検出手段3はメモリユニット2から読出され
たデータに誤りがあるか調べ、誤りがあればプロセッサ
1に通知する。
たデータに誤りがあるか調べ、誤りがあればプロセッサ
1に通知する。
プロセッサ1はこのような動作を、誤り検出手段3がデ
ータの誤りを検出して通知するまで繰り返す。
ータの誤りを検出して通知するまで繰り返す。
プロセッサ1は誤り検出手段3がメモリユニット2に書
込んだデータが正常に読出せなかったことを検出した時
、メモリユニット2の記憶容量以上のアドレスを送出し
たと認識する。
込んだデータが正常に読出せなかったことを検出した時
、メモリユニット2の記憶容量以上のアドレスを送出し
たと認識する。
従って、この時にメモリユニット2に送出したアドレス
の“1″のビットがアドレスビットの最下位ビットから
何番目のビットであるかにより、プロセッサ1はメモリ
ユニット2の記憶容量を判定することが可能となるため
、余分なROMや信号線を用いることなく、容易にメモ
リユニット2の記憶容量を検出することが出来る。
の“1″のビットがアドレスビットの最下位ビットから
何番目のビットであるかにより、プロセッサ1はメモリ
ユニット2の記憶容量を判定することが可能となるため
、余分なROMや信号線を用いることなく、容易にメモ
リユニット2の記憶容量を検出することが出来る。
第2図は本発明の一実施例を示す回路のブロック図で、
第3図は第2図の動作を説明するフローチャートで、第
4図はアドレスビットを説明する図である。
第3図は第2図の動作を説明するフローチャートで、第
4図はアドレスビットを説明する図である。
プロセッサ1は第3図に示す如(、セレクト線7とコネ
クタ8を経て、メモリユニット2に選択信号を送出して
イネーブルとすると、第3図[相]に示す如く、アドレ
スバス5とコネクタ8を経て、メモリユニット2に第4
図に示す如き構成のアドレスビットを持ったアドレスを
送出する。
クタ8を経て、メモリユニット2に選択信号を送出して
イネーブルとすると、第3図[相]に示す如く、アドレ
スバス5とコネクタ8を経て、メモリユニット2に第4
図に示す如き構成のアドレスビットを持ったアドレスを
送出する。
即ち、第4図■に示す如<、最初は総てのビットが“0
″のアドレスを送出する。
″のアドレスを送出する。
そして、第3図に示す如く、同時にデータバス6とコネ
クタ8を経てメモリユニット2にデータを送出して、こ
のデータをメモリユニット2に書込ませる。
クタ8を経てメモリユニット2にデータを送出して、こ
のデータをメモリユニット2に書込ませる。
パリティチエツク回路9はメモリユニット2にデータが
書込まれるとチエツクビットを作成し、該当するアドレ
スに対応して記憶する。
書込まれるとチエツクビットを作成し、該当するアドレ
スに対応して記憶する。
プロセッサ1はデータの書込みが完了すると、第3図に
示す如く、セレクト線7とコネクタ8を経て、メモリユ
ニット2に選択信号を送出してイネーブルとし、アドレ
スバス5とコネクタ8を経て、メモリユニット2に第3
図[相]と同一構成のアドレスビットを持ったアドレス
を送出する。
示す如く、セレクト線7とコネクタ8を経て、メモリユ
ニット2に選択信号を送出してイネーブルとし、アドレ
スバス5とコネクタ8を経て、メモリユニット2に第3
図[相]と同一構成のアドレスビットを持ったアドレス
を送出する。
即ち、第4図■に示す如く、総てのビットが“O”のア
ドレスを送出し、メモリユニット2からデータを読出し
て、コネクタ8を経てデータバス6に送出させる。この
時パリティチエツク回路9は該当するアドレスに対応し
て記憶したチエツクビットと共に、このデータをチエツ
クし、誤りがある時はプロセッサ1に割込み信号を送出
して誤り発生を通知する。
ドレスを送出し、メモリユニット2からデータを読出し
て、コネクタ8を経てデータバス6に送出させる。この
時パリティチエツク回路9は該当するアドレスに対応し
て記憶したチエツクビットと共に、このデータをチエツ
クし、誤りがある時はプロセッサ1に割込み信号を送出
して誤り発生を通知する。
従って、プロセッサ1は第3図に示す如く、誤りが発生
したか否かを調べる。誤りが発生しなければ、メモリユ
ニット2をイネーブルとするルーチンに戻る。
したか否かを調べる。誤りが発生しなければ、メモリユ
ニット2をイネーブルとするルーチンに戻る。
即ち、次にプロセッサlはセレクト線7とコネクタ8を
経て、メモリユニット2に選択信号を送出してイネーブ
ルとすると、アドレスバス5とコネクタ8を経て、メモ
リユニット2に第4図■に示す如く、最下位の1ビット
が“l”で、残りのアドレスビットが総て“0”のアド
レスを送出し、データバス6とコネクタ8を経て、メモ
リユニット2にデータを送出して、このデータをメモリ
ユニット2に書込ませる。この時、パリティチエ’7り
回路9はメモリ、1ニツト2に書込まれたデータに基づ
いてチエツクビットを作成し、該当するアドレスに対応
して記憶する。
経て、メモリユニット2に選択信号を送出してイネーブ
ルとすると、アドレスバス5とコネクタ8を経て、メモ
リユニット2に第4図■に示す如く、最下位の1ビット
が“l”で、残りのアドレスビットが総て“0”のアド
レスを送出し、データバス6とコネクタ8を経て、メモ
リユニット2にデータを送出して、このデータをメモリ
ユニット2に書込ませる。この時、パリティチエ’7り
回路9はメモリ、1ニツト2に書込まれたデータに基づ
いてチエツクビットを作成し、該当するアドレスに対応
して記憶する。
続いてプロセッサ1はセレクト線7とコネクタ8を経て
、メモリユニット2に選択信号を送出してイネーブルと
すると、アドレスバス5とコネクタ8を経て、メモリユ
ニット2に第4図■に示す如く、最下位の1ビットが“
1”で、残りのアドレスビットが総て“0”のアドレス
を送出し、メモリユニット2からデータを読出して、コ
ネクタ8を経てデータバス6に送出させる。この時パリ
ティチエツク回路9は該当するアドレスに対応して記憶
したチエツクビットと共に、このデータをチエツクし、
誤りがある時はプロセッサ1に割込み信号を送出して誤
り発生を通知する。
、メモリユニット2に選択信号を送出してイネーブルと
すると、アドレスバス5とコネクタ8を経て、メモリユ
ニット2に第4図■に示す如く、最下位の1ビットが“
1”で、残りのアドレスビットが総て“0”のアドレス
を送出し、メモリユニット2からデータを読出して、コ
ネクタ8を経てデータバス6に送出させる。この時パリ
ティチエツク回路9は該当するアドレスに対応して記憶
したチエツクビットと共に、このデータをチエツクし、
誤りがある時はプロセッサ1に割込み信号を送出して誤
り発生を通知する。
従って、プロセッサ1は第3図に示す如く、誤りが発生
したか否かを調べる。誤りが発生しなければ、メモリユ
ニット2をイネーブルとするルーチンに戻る。
したか否かを調べる。誤りが発生しなければ、メモリユ
ニット2をイネーブルとするルーチンに戻る。
即ち、次にプロセッサ1はセレクト線7とコネクタ8を
経て、メモリユニット2に選択信号を送出してイネーブ
ルとすると、アドレスバス5とコネクタ8を経て、メモ
リユニット2に第4図■に示す如く、最下位ビットから
二番目の1ビットが“1″で、残りのアドレスビットが
総て“0”のアドレスを送出し、データバス6とコネク
タ8を経て、メモリユニット2にデータを送出して、こ
のデータをメモリユニット2に書込ませる。この時、パ
リティチエツク回路9はメモリユニット2に書込まれた
データに基づいてチエツクビットを作成し、該当するア
ドレスに対応して記憶する。
経て、メモリユニット2に選択信号を送出してイネーブ
ルとすると、アドレスバス5とコネクタ8を経て、メモ
リユニット2に第4図■に示す如く、最下位ビットから
二番目の1ビットが“1″で、残りのアドレスビットが
総て“0”のアドレスを送出し、データバス6とコネク
タ8を経て、メモリユニット2にデータを送出して、こ
のデータをメモリユニット2に書込ませる。この時、パ
リティチエツク回路9はメモリユニット2に書込まれた
データに基づいてチエツクビットを作成し、該当するア
ドレスに対応して記憶する。
続いてプロセッサ1はセレクト線7とコネクタ8を経て
、メモリユニット2に選択信号を送出してイネーブルと
すると、アドレスバス5とコネクタ8を経て、メモリユ
ニット2に第4図■に示す如く、最下位ビットから二番
目の1ビットが“1”で、残りのアドレスビットが総て
“0”のアドレスを送出し、メモリユニット2からデー
タを読出して、コネクタ8を経てデータバス6に送出さ
せる。
、メモリユニット2に選択信号を送出してイネーブルと
すると、アドレスバス5とコネクタ8を経て、メモリユ
ニット2に第4図■に示す如く、最下位ビットから二番
目の1ビットが“1”で、残りのアドレスビットが総て
“0”のアドレスを送出し、メモリユニット2からデー
タを読出して、コネクタ8を経てデータバス6に送出さ
せる。
この時パリティチエツク回路9は該当するアドレスに対
応して記憶したチエツクビットと共に、このデータをチ
エツクし、誤りがある時はプロセッサ1に割込み信号を
送出して誤り発生を通知する。
応して記憶したチエツクビットと共に、このデータをチ
エツクし、誤りがある時はプロセッサ1に割込み信号を
送出して誤り発生を通知する。
従って、プロセッサ1は誤りが発生したか否かを調べ、
誤りが発生しなければ、メモリユニット2をイネーブル
とするルーチンに戻る。
誤りが発生しなければ、メモリユニット2をイネーブル
とするルーチンに戻る。
このように、第4図■−・・■に示す如く、プロセッサ
1は順次“1″のビットをアドレスビットの上位方向に
ずらしてメモリユニット2に送出し、データを書込ませ
た後、このデータを読出す動作をパリティチエツク回路
9が割込み信号を送出して誤り発生を通知するまで繰り
返す。
1は順次“1″のビットをアドレスビットの上位方向に
ずらしてメモリユニット2に送出し、データを書込ませ
た後、このデータを読出す動作をパリティチエツク回路
9が割込み信号を送出して誤り発生を通知するまで繰り
返す。
誤りが発生すると、プロセッサ1は誤り発生時に送出し
たアドレスビットの構成からメモリユニット2の容量を
判定する。即ち、例えば、第4図■に示すアドレス01
000000でパリティチエツク回路9が誤り発生を通
知したとすると、プロセッサ1は(27−1)ビットが
メモリユニット2の容量であると判定する。
たアドレスビットの構成からメモリユニット2の容量を
判定する。即ち、例えば、第4図■に示すアドレス01
000000でパリティチエツク回路9が誤り発生を通
知したとすると、プロセッサ1は(27−1)ビットが
メモリユニット2の容量であると判定する。
以上説明した如く、本発明はメモリユニットを増設する
時、該メモリユニットの記憶容量を通知するハードウェ
アを使用することなく、容易にメモリユニットの記憶容
量を検出することが出来る。
時、該メモリユニットの記憶容量を通知するハードウェ
アを使用することなく、容易にメモリユニットの記憶容
量を検出することが出来る。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、
第2図は本発明の一実施例を示す回路のブロック図、
第3図は第2図の動作を説明するフローチャート、第4
図はアドレスビットを説明する図である。 図において、 1はプロセッサ、 2はメモリユニット、3は誤り
検出手段、 5はアドレスバス、6はデータバス、
7はセレクト線、8はコネクタ、 9はパリティチエツク回路である。 M日月の屏ぽ!フ゛口・ソフ■ * 1 口 )!−発朗の一更施梗コとホす口眉シのフ゛口・z76
井 ? ■ 病2日ハ童り作と駁」月するフローチャート賞 3 困
図はアドレスビットを説明する図である。 図において、 1はプロセッサ、 2はメモリユニット、3は誤り
検出手段、 5はアドレスバス、6はデータバス、
7はセレクト線、8はコネクタ、 9はパリティチエツク回路である。 M日月の屏ぽ!フ゛口・ソフ■ * 1 口 )!−発朗の一更施梗コとホす口眉シのフ゛口・z76
井 ? ■ 病2日ハ童り作と駁」月するフローチャート賞 3 困
Claims (1)
- 【特許請求の範囲】 プロセッサ(1)により制御され、該プロセッサ(1)
が使用するメモリユニット(2)から読出されたデータ
の誤りを検出する誤り検出手段(3)を備えた装置にお
いて、 該プロセッサ(1)に該メモリユニット(2)に対する
アドレスビットを総て“0”として送出させて、該メモ
リユニット(2)に対するデータの書込みと読出しを行
わせ、続いて、アドレスビットの最下位ビットより1ビ
ットずつ順次アドレスビットの上位方向に“1”となる
ビットをずらし、残りのビットは総て“0”としたアド
レスを送出させ、該アドレスビットの“1”となるビッ
トをずらす度に順次該メモリユニット(2)に対するデ
ータの書込と読出しを行わせる動作を繰り返させて、前
記誤り検出手段(3)が該メモリユニット(2)から読
出したデータに誤りがあることを検出した時のアドレス
から、該メモリユニット(2)の記憶容量を判定させる
ことを特徴とするメモリ容量チェック方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13905588A JPH01307848A (ja) | 1988-06-06 | 1988-06-06 | メモリ容量チェック方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13905588A JPH01307848A (ja) | 1988-06-06 | 1988-06-06 | メモリ容量チェック方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01307848A true JPH01307848A (ja) | 1989-12-12 |
Family
ID=15236429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13905588A Pending JPH01307848A (ja) | 1988-06-06 | 1988-06-06 | メモリ容量チェック方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01307848A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6270957A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | メモリ容量の自動判別方法 |
-
1988
- 1988-06-06 JP JP13905588A patent/JPH01307848A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6270957A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | メモリ容量の自動判別方法 |
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