JPH01304723A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01304723A
JPH01304723A JP63134973A JP13497388A JPH01304723A JP H01304723 A JPH01304723 A JP H01304723A JP 63134973 A JP63134973 A JP 63134973A JP 13497388 A JP13497388 A JP 13497388A JP H01304723 A JPH01304723 A JP H01304723A
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groove
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semiconductor
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和幸 澤田
Hisashi Ogawa
久 小川
Kosaku Yano
矢野　航作
Tsutomu Fujita
勉 藤田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は超ＬＳＩなどの高集積化に際し、記憶素子の溝
型容量部における電極に用いられ、微細な凹部に低抵抗
の半導体膜を埋込むのに有効な半導体装置の製造方法に
関する。
従来の技術 ＬＳＩの集積度が増すにつれ、溝型構造を有する素子分
離や容量素子が用いられている。一般に減圧ＣＶＤ法で
形成した多結晶Ｓｉ膜は段差被覆性が優れており、これ
らの溝部を埋込むのに用いられている。しかし、容量素
子の電極には低抵抗の材料が必要であり、多結晶Ｓｉ膜
に不純物をドーピングして抵抗を低げている。例えば、
第４図に示すように、第４図（Ａ）において、５ｉ０２
膜２０２の形成された溝部２０６を有するＳｉ基板２０
０上に第１の多結晶Ｓｉ膜２０８を薄く（０，１μｍ程
度）堆積し、次にＰｏＣｅ３の熱拡散により該第１の多
結晶Ｓｉ膜２０８にリンを拡散する。そして、第４図（
Ｂ）に示すように、第２の多結晶Ｓｉ膜２１０を厚く（
２μｍ程度）堆積し、溝部２０６を埋込むとともに該基
板上を平坦にする、そして、熱処理を行った後、第４図
（Ｃ）に示すように、前記第１及び第２の多結晶Ｓｉ膜
２０８及び２１０をエツチングして溝部２０６内にのみ
前記多結晶膜Ｓｉ膜２０８及び２１０を残す。上記熱処
理工程において、リンは多結晶Ｓｉ膜２０８から２１０
へ拡散し、低抵抗の電極が形成できる。あるいは、上記
例以外に、ＣＶＤ法により不純物をドーピングした多結
晶Ｓｉ膜を堆積する方法もある。（インターナショナル
　エレクトロン　デバイス　ミーティング（ＩＥＥＥ　
ＩＥＤＭ）　。
１９８６　Ｍ、Ｔａｇｕｃｈｉ”旧ＥＬＣＴ旧ＣＡＬＬ
Ｙ　ＥＮＣＡＰＳＵＬＡＴＥ口ＴＲＥＮＣＨＣＡＰＡＣ
ＩＴＯＲＣＥＬＬ″参照）発明が解決しようとする課題 しかし、第４図に示す従来の製造方法においては、下記
のような問題点がある。
■　工程が複雑である。つまり、薄く堆積した第１の多
結晶Ｓｉ膜にＰｏＣｅ３の熱拡散により不純物拡散を行
っているため、工程が複雑になっている。また、その後
第２の多結晶Ｓｉ膜を厚（堆積する際に、第１と第２の
多結晶Ｓｉ膜の界面に５ｉ０２膜が形成されやすく、こ
の５ｉ０２膜が存在すると、後工程で第１と第２の多結
晶Ｓｉ膜をエツチングして溝部内にのみ多結晶Ｓｉ膜を
形成する際に、このＳｉＯ２！ＩＩが突起状に残ったり
、またこのＳｉＯ膜がバリアとなり溝部内にリンが均一
に拡散せず、リンの有無によるエツチング速度の差によ
り段差を生じるため、第２の多結晶Ｓｉ膜を形成する際
に５ｉ０２膜が形成されないような膜堆積法が必要とな
る。
■　ＣＶＤ法により堆積した不純物を含む多結晶Ｓｉ膜
は段差被覆性が悪く、溝部を埋込む際に第５図（Ａ）に
示すように空隙を生じる。このため、後工程で多結晶Ｓ
ｉ膜をエツチングする際、反応ガスがこの空隙にも入り
込み第５図（Ｂ）に示すように溝部内の多結晶Ｓｉ膜も
エツチングされてしまう。この問題は素子の高集積化が
進み、溝の寸法が微細になるほど顕著となる。
本発明は、このような従来の問題に鑑み、これらの問題
点を解決し、量産性及び製造歩留りに優れ、高集積化を
可能とする半導体装置の製造方法を提供することを目的
とする。
課題を解決するための手段 本発明は、溝部を有する半導体基板上に、ＰＨ３、Ｂ２
Ｈ８，ＡｓＨ３のうち少なくとも１つ以上の不純物ガス
を混入した反応ガスの熱分解により、不純物を含む第１
の半導体膜を堆積する第１の工程と、前記不純物ガスを
含まない前記反応ガスの熱分解により、不純物を含まな
い第２の半導体膜を堆積する第２の工程と、前記溝部内
以外の前記第１及び第２の半導体膜をエツチングする工
程を備えてなることを特徴とする半導体装置の製造方法
である。
作用 本発明は上記構成により、次のように作用する。
不純物ガスを混入した反応ガスの熱分解により得られる
不純物を含む第１の半導体膜と、反応ガスの熱分解によ
り得られる段差被覆性の良い不純物を含まない第２の半
導体膜を組合わせることによって、微細な溝部内を低抵
抗の半導体膜で空隙なく埋込むことができ、しかも工程
が簡単である。
また、溝部内を空隙なく埋込めるため、溝部内にのみ半
導体膜を残すように、第１及び第２の半導体膜をエツチ
ングする工程において、空隙にエツチングガスが入り込
んで溝部内の第１及び第２の半導体膜がコ―ツチング除
去されることがない。
実施例 実施例１ 以下、本発明の製造方法を具体例に基づいて説明する。
第１図（Ａ）〜（８）は本発明による一実施例の製造工
程で溝部内に半導体膜を形成する工程を示す。
第１図（Ａ）に示す半導体Ｓｉ基板２０に溝部２５が形
成され、エツチングストッパーとなる５ｉ０２膜２４及
び容量酸化膜となる５ｉ０２膜２２が形成された基板を
減圧ＣＶＤ装置内に設置し基板温度を６００℃に保ち、
ＳｉＨ４とＰＨ３の流量比が４００：１の混合ガスを導
入し、真空度がｌ　Ｔｏｒｒに保たれた状態で、ＳｉＨ
４の熱分解反応によりリンを含んだ多結晶Ｓｉ膜（リン
ドープＰｏ１ｙ　　Ｓ　ｉｌｌり　２６を０．１μｍ堆
積する。しかる後に、第１図（ロ）に示すように、上記
（Ａ）で示す基板を室温の減圧ＣＶＤ装置内に設置し、
その後昇温し基板温度を６００℃に保ち、真空度が０．
４Ｔｏｒｒに保たれた状態でＳｉＨ４の熱分解反応によ
り不純物を含まない多結晶Ｓｉ膜（アンドープＰｏ１ｙ
　Ｓ　ｉ膜）２８を２ａｍ堆積し、溝部２５内を充填す
るとともに上記基板表面を平坦化する。
このとき、アンドープＰｏ１ｙ　Ｓ　ｉ膜２８は段差被
覆性が良いため、微細な溝部内を埋込むことができる。
次に、Ｎ２雰囲気中で基板温度を９００℃に保ち、３０
分間の熱処理を行い、多結晶Ｓｉ膜２６から多結晶Ｓｉ
膜２８ヘリンを拡散させ、溝部２５内のリン濃度を均一
にする。その後、上記基板をドライエツチング装置内に
設置し、０．１５Ｔｏｒｒの真空度において、ＳＦ　　
とＣＣｅＦ　の混合ガスでプラズマ生成し、第１図（Ｃ
）に示すように、溝部２５内にのみ多結晶Ｓｉ膜２６．
２８を残すように多結晶Ｓｉ膜２６，２８をエツチング
し、そして、エツチングストッパーとしての５ｉ０２膜
２４を除去すると、溝型容量構造における埋込み電極が
得られる。
また、上記実施例において、リンドープ多結晶Ｓｉ膜２
６とアンドープ多結晶Ｓｉ膜２８の堆積順序を逆にして
、溝部２５に段差被覆性の良いアンドープ多結晶Ｓｉ膜
２８を薄（堆積した後、残存する０、２μｍ以下の空隙
をリンドープ多結晶Ｓｉ膜２６で埋込むようにしても同
様の結果が得られる。
なお、上記実施例において、減圧ＣＶＤの不純物ガスと
してＰＨ３を用いたが、Ａ　ｓ　Ｈ３，８２Ｈ６等を用
いても同様の結果が得られる。また、反応ガスとしてＳ
ｉＨ４の代りにＳ　１２Ｈ６を用いても同様の結果が得
られる。
実施例２ 第１図及び第２図を用いて、本発明の他の実施例の製造
工程で溝型構造容量の埋込み電極形成工程を示す。第１
図（Ａ）に示す半導体Ｓｉ基板２０に溝部２５が形成さ
れ、エツチングストッパーとなる５ｉ０２膜２４及び容
量酸化膜となる５ｉ０２膜２２が形成された基板を第２
図に示す減圧ＣＶＤ装置の反応室１０２内に設置し、基
板温度を６００℃に保ち、弁１０４及び１０６開け、マ
スフローコントローラー１０８及び１１０で流量制御し
て反応ガス１１２としてのＳｉＨ４とドーピングガス１
１４としてのＰＨ３の流量比を４００：１でＳｉＨ４及
びＰＨ３を反応室１０２内に導入し、真空度がＩ　Ｔｏ
ｒｒに保たれた状態でＳｉＨ４の熱分解反応により第１
図（Ａ）のようにリンドープＰｏ１ｙＳ　ｉ膜２６を０
．１μｍ堆積する。しかる後に、上記基板を反応室２よ
り取出すことなく、弁１０６を閉じ、反応室１０２内に
ＳｉＨ４ガスのみを導入し、基板温度が６００℃。
真空度が０．４Ｔｏｒｒに保たれた状態で、ＳｉＨ４の
熱分解反応によりフンドープＰｏ１ｙ　Ｓ　ｉ膜２８を
２μｍ堆積し、第１図（Ｂ）のように溝部２５内を充填
するとともに上記基板表面を平坦化する。このように反
応室１０２より基板を取出すことなく、リンドープＰｏ
１ｙ　Ｓ　ｉ膜２６と、アンドープＰｏ１ｙ　Ｓ　ｉ膜
２８を連続的に堆積することによって、多結晶Ｓｉ膜２
６．２８の界面に数＋Ａ程度の自然酸化膜が形成される
ことがない。
次に、上記基板をＮ２雰囲気中で基板温度を９００℃に
保ち、３０分間の熱処理を行う。このとき多結晶Ｓｉ膜
２６，２８の界面に不純物拡散のバリアとなる酸化膜が
形成されていないため、多結晶Ｓｉ膜２６．２８へリン
が拡散し、溝部２５内のリン濃度を均一にすることがで
きる。
その後、上記基板をドライエツチング装置内に設置し、
０．１５Ｔｏｒｒの真空度において、ＳＦｓとＣ２Ｃｅ
　Ｆ５の混合ガスでプラズマ生成し、第１図（Ｃ）に示
すように、溝部内にのみ多結晶Ｓｉ膜２６．２８を残す
ように多結晶Ｓｉ膜２６．２８をエツチングし、そして
、エツチングストッパーとしての５ｉ０２１１１２４を
除去すると、溝型容量構造における埋込み電極が得られ
る。
上記実施例のようにして、リンドープＰｏ１ｙＳｉ膜２
６を０．１　ａｍ、アンドープＰｏ１ｙＳｉ膜２８を０
．２μｍ連続堆積した試料について熱処理前後のリン濃
度の深さ方向プロファイルを２次イオン質量分析法で測
定した結果を第３図（Ａ）に示す。第３図（Ｂ）はリン
ドープＰｏ１ｙＳｉ膜２６とアンドープＰｏ１ｙ　Ｓ　
ｉ膜２８の界面に自然酸化膜が形成されている場合であ
る。第３図において、破線は熱処理前であり、実線は熱
処理後を示す。
同図より明らかなように、リンドープＰｏ１ｙ　Ｓｉ膜
２６とアンドープＰｏ１ｙ　Ｓ　ｉ膜２８の界面に自然
酸化膜がある場合、熱処理によってもリンはアンドープ
Ｐｏ１ｙＳｉ膜２８中に拡散されず、−方、連続堆積し
た場合は、熱処理によってリンがアンドープＰｏ１ｙ　
Ｓ　ｉ膜２８中に均一に拡散される効果がある。
発明の効果 以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。
ＣＶＤ法により、不純物ドープＰｏ１ｙ　Ｓ　ｉ膜と段
差被覆性の良いアンドープＰｏ１ｙ　Ｓ　ｉ膜を堆積す
ることによって、微細な溝部内を低抵抗のＰｏ１ｙＳｉ
膜で空隙なく埋込むことができるとともに、不純物の注
入工程が簡略化できる。
溝部内を空隙なくＰｏ１ｙＳｉ膜で埋込めるため、溝部
内にのみＰｏ１ｙ　　Ｓ　ｉ＊を残すようにＰｏ１ｙＳ
ｉ膜をエツチングする際に、エツチングガスが空隙に入
り込んで溝部内のＰｏ１ｙ　Ｓ　ｉ膜がエツチング除去
されるということがない。
以上のように、本発明は微細な溝部内に低抵抗の半導体
膜を空隙なく埋込むことができ、素子の高集積化並びに
信頼性の向上に大きく寄与するものである。
【図面の簡単な説明】
第１図は本発明による半導体装置の製造方法を説明する
ための工程断面図、第２図は本発明による半導体装置の
製造方法のＣＶＤ装置の一例を示す構成概略図、第３図
は本発明による製造方法の実施例２で製造した半導体膜
中の不純物濃度分布図、第４図は従来の製造方法を説明
するための工程断面図、第５図は従来の製造方法の問題
点を説明するための半導体装置の断面構造図である。 ２０・・・・・・Ｓｉ基板、２２．２４・・・・・・５
ｉ０２膜、２５・・・・・・溝部、２６，２８ａ・・・
・・・リンドープＰｏ１ｙＳｉ膜、２８・・・・・・ア
ンドープＰｏ１ｙ　Ｓ　ｉ膜。 代理人の氏名　弁理士　中尾敏男　ほか１名２０−−一
応Ｃ基版 ２２−−−５ｔＯｚＸＫ ２４−−−　ＣＶＤ　−、ｓ、：、θ２ＸＺＳ−−−講
部 ｚ６−ｍ−すンドーブＰｏど、ｓｉＸ 第１図 第　１　図　　　　　　　　　　　　？δ−−−アンメ
ーフ゛凡ｌメ、５．：、ａ２δα−−−リンドーフυ之
ｔｙλＡ（ｌθ２−一一及ｉ：ｔ １０４、／θ６−弁 ｌθ８．ｕＯ−−−マスフッ−コントローラー／ｌ４−
−−Ｆ−ぴングカ゛ス 第２図 第３図 表面第１るＩ）Ｒ−ｑ更べ） 表胎かうの深さ（μル） ２００−ｍ−δに基板 ２０２−一一δＬＱ２臘 ｚｏａ　−−−ｃ　ｖ　ｏ−δム０２臘ｚｏ６−Ｒ部 ２θ８−−−アンμ゛−フ１←況頑 第４図 勿６ ３００−一−Ａ５仁基数 □５ｏ、　　３０２−Ｖ’／１ニー７Ｐａｔ、５ｉ、ｌ
ｆｆ。 １０ＫＬＩ　　　１０．２ＫＸ　　　９δ０）ｔ　　１
ｏ７８１０ＲＵ　　／、５．３ＫＸ　　６！；４ｈ　　
１０δθ区

Claims (3)

    【特許請求の範囲】
  1. （１）溝部を有する半導体基板上に、ＰＨ＿３、Ｂ＿２
    Ｈ＿６、ＡｓＨ＿３のうち少なくとも１つ以上の不純物
    ガスを混入した反応ガスの熱分解により、前記溝部に不
    純物を含む第１の半導体膜を堆積する第１の工程と、前
    記不純物ガスを含まない前記反応ガスの熱分解により、
    不純物を含まない第２の半導体膜を前記溝部の第１の半
    導体膜上に堆積する第２の工程と、前記溝部内以外の前
    記第１及び第２の半導体膜をエッチングする工程を備え
    てなることを特徴とする半導体装置の製造方法。
  2. （２）溝部を有する半導体基板上に、ＰＨ＿３、Ｂ＿２
    Ｈ＿６、ＡｓＨ＿３のうち少なくとも１つ以上の不純物
    ガスを混入した反応ガスの熱分解により、前記溝部に不
    純物ガスを含まない第２の半導体膜を堆積する第２の工
    程と、前記不純物ガスを含む前記反応ガスの熱分解によ
    り、不純物を含む第１の半導体膜を前記溝部の第２の半
    導体膜上に堆積する第１の工程と、前記溝部内以外の前
    記第１及び第２の半導体膜をエッチングする工程を備え
    てなることを特徴とする半導体装置の製造方法。
  3. （３）溝部を有する半導体基板を反応室に導入して第１
    の半導体膜を堆積する第１の工程と第２の半導体膜を堆
    積する第２の工程を連続して行うことを特徴とする特許
    請求の範囲第１あるいは第２項に記載の半導体装置の製
    造方法。
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