JPH0129352B2 - - Google Patents
Info
- Publication number
- JPH0129352B2 JPH0129352B2 JP57150310A JP15031082A JPH0129352B2 JP H0129352 B2 JPH0129352 B2 JP H0129352B2 JP 57150310 A JP57150310 A JP 57150310A JP 15031082 A JP15031082 A JP 15031082A JP H0129352 B2 JPH0129352 B2 JP H0129352B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- multiplexer
- input
- shift register
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006870 function Effects 0.000 claims description 13
- 230000006386 memory function Effects 0.000 claims description 5
- 230000015654 memory Effects 0.000 description 23
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 17
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、空間スイツチとともにデイジタル交
換機の通話路装置において中心的役割を果してい
る時間スイツチ回路に関するものである。
換機の通話路装置において中心的役割を果してい
る時間スイツチ回路に関するものである。
周知のように、時間スイツチはデイジタル交換
機の通話路装置に用いられ、入力データの時間的
順序を入れ替えることにより時分割交換を行う機
能を有している。
機の通話路装置に用いられ、入力データの時間的
順序を入れ替えることにより時分割交換を行う機
能を有している。
この種の時間スイツチの従来例を第１図により
説明する。すなわち、従来の時間スイツチは通話
メモリ１、保持メモリ２、及び第１図に示されて
いないカウンタから構成され、カウンタからの出
力をアドレスとした一定順序での通話メモリ１へ
の入力データの書込み即ちシーケンシヤルライト
と、保持メモリ２の出力をアドレスとした任意の
アドレスによる読出し即ちランダムリードを繰り
返すことにより、入力データの時間順序の交換を
行つていた。これはメモリで実現されるために、
LSI技術に適しており、近年のLSI技術の進歩と
ともに急速に発展してきたものである。
説明する。すなわち、従来の時間スイツチは通話
メモリ１、保持メモリ２、及び第１図に示されて
いないカウンタから構成され、カウンタからの出
力をアドレスとした一定順序での通話メモリ１へ
の入力データの書込み即ちシーケンシヤルライト
と、保持メモリ２の出力をアドレスとした任意の
アドレスによる読出し即ちランダムリードを繰り
返すことにより、入力データの時間順序の交換を
行つていた。これはメモリで実現されるために、
LSI技術に適しており、近年のLSI技術の進歩と
ともに急速に発展してきたものである。
しかし、上記メモリを用いたスイツチでは、ス
イツチのスループツトがメモリのサイクルタイム
により制約されてしまう。メモリのサイクルタイ
ムは、レジスタや論理ゲートの動作時間に比べる
と低速であり、しかも、記憶容量を増加するほど
サイクルタイムは増大する傾向にある。一方、時
間スイツチの処理能力を向上させるには、メモリ
の大容量化とサイクルタイムの減少とを同時に満
足しなければならない。このため、メモリを用い
た従来の時間スイツチでは、処理能力を向上させ
ることが極めて困難であつた。
イツチのスループツトがメモリのサイクルタイム
により制約されてしまう。メモリのサイクルタイ
ムは、レジスタや論理ゲートの動作時間に比べる
と低速であり、しかも、記憶容量を増加するほど
サイクルタイムは増大する傾向にある。一方、時
間スイツチの処理能力を向上させるには、メモリ
の大容量化とサイクルタイムの減少とを同時に満
足しなければならない。このため、メモリを用い
た従来の時間スイツチでは、処理能力を向上させ
ることが極めて困難であつた。
本発明は上記従来の問題点を解決し、少ない金
物量でスループツトの高い時間スイツチを実現す
ることにある。
物量でスループツトの高い時間スイツチを実現す
ることにある。
上記の目的を達成するため、本発明は通話メモ
リをシフトレジスタとパイプライン化したトリー
状多段の記憶機能付きマルチプレクサで構成し
て、シーケンシヤルライトとランダムリード同時
に実行できるようにし、その動作速度がレジスタ
の動作速度で定まるようにしたものである。
リをシフトレジスタとパイプライン化したトリー
状多段の記憶機能付きマルチプレクサで構成し
て、シーケンシヤルライトとランダムリード同時
に実行できるようにし、その動作速度がレジスタ
の動作速度で定まるようにしたものである。
第２図は本発明の原理構成図で、便宜上、４多
重の時間スイツチを示している。第２図中、１１
は＃１〜＃４のアドレスで区別される４段のシフ
トレジスタ、１２は記憶機能付きマルチプレク
サ、１３は保持メモリである。記憶機能付きマル
チプレクサ１２は４個のデータを記憶するラツチ
１２−１と、保持メモリ１３から供給されるアド
レス情報ADRに従つて４つの入力データのうち
から１つを選んで出力するマルチプレクサ１２−
２、及びマルチプレクサ１２−２の出力データを
保持するラツチ１２−３から成る。シフトレジス
タ１１、ラツチ１２−３、保持メモリ１３はクロ
ツクパルスCLKで動作し、ラツチ１２−１はク
ロツクパルスCLKの４倍の周期をもつフレーム
パルスFPで動作する。
重の時間スイツチを示している。第２図中、１１
は＃１〜＃４のアドレスで区別される４段のシフ
トレジスタ、１２は記憶機能付きマルチプレク
サ、１３は保持メモリである。記憶機能付きマル
チプレクサ１２は４個のデータを記憶するラツチ
１２−１と、保持メモリ１３から供給されるアド
レス情報ADRに従つて４つの入力データのうち
から１つを選んで出力するマルチプレクサ１２−
２、及びマルチプレクサ１２−２の出力データを
保持するラツチ１２−３から成る。シフトレジス
タ１１、ラツチ１２−３、保持メモリ１３はクロ
ツクパルスCLKで動作し、ラツチ１２−１はク
ロツクパルスCLKの４倍の周期をもつフレーム
パルスFPで動作する。
第２図の動作を説明するためのタイミングチヤ
ートを第３図に示す。第３図に示されたフレーム
において、Ｂ１〜Ｂ４の入力データDinが、前フ
レームでシフトレジスタ１１に取り込まれたＡ１
〜Ａ４に続いてクロツクパルスCLKの１クロツ
クに１個ずつシフトレジスタ１１に順次入力され
る。一方、シフトレジスタ１１の＃１〜＃４に記
憶されているデータＡ１〜Ａ４は、フレームパル
スFPによりラツチ１２−１に同時に取り込まれ
る。本フレームにおいて、保持メモリ１３はアド
レスADRをクロツクパルスCLKに従つて＃３、
＃１、＃４、＃２と出力するとする。このアドレ
スADRに従つてマルチプレクサ１２−２は対応
するデータＡ３，Ａ１，Ａ４，Ａ２を順次ラツチ
１２−３を介して出力する。従つて、このフレー
ムにおいては、データＢ１〜Ｂ４の書込みと、Ａ
１〜Ａ４の読出しが同時に実行される。
ートを第３図に示す。第３図に示されたフレーム
において、Ｂ１〜Ｂ４の入力データDinが、前フ
レームでシフトレジスタ１１に取り込まれたＡ１
〜Ａ４に続いてクロツクパルスCLKの１クロツ
クに１個ずつシフトレジスタ１１に順次入力され
る。一方、シフトレジスタ１１の＃１〜＃４に記
憶されているデータＡ１〜Ａ４は、フレームパル
スFPによりラツチ１２−１に同時に取り込まれ
る。本フレームにおいて、保持メモリ１３はアド
レスADRをクロツクパルスCLKに従つて＃３、
＃１、＃４、＃２と出力するとする。このアドレ
スADRに従つてマルチプレクサ１２−２は対応
するデータＡ３，Ａ１，Ａ４，Ａ２を順次ラツチ
１２−３を介して出力する。従つて、このフレー
ムにおいては、データＢ１〜Ｂ４の書込みと、Ａ
１〜Ａ４の読出しが同時に実行される。
第４図は第２図を発展させた本発明の一実施例
で、12多重の時間スイツチ回路の例を示したもの
である。なお、本実施例ではデータのビツト数を
１ビツトとして説明するが、８ビツトのデータな
らここに示す回路を８個設ければよく、本発明は
任意のビツト数のデータに対して適用できること
は言うまでもない。
で、12多重の時間スイツチ回路の例を示したもの
である。なお、本実施例ではデータのビツト数を
１ビツトとして説明するが、８ビツトのデータな
らここに示す回路を８個設ければよく、本発明は
任意のビツト数のデータに対して適用できること
は言うまでもない。
第４図において、２１は12段シフトレジスタ、
２２は12ビツトラツチ、２３〜３１は２つの入力
データのうちのいずれか一方を制御信号に従つて
出力する２入力マルチプレクサ、３２は３つの入
力データのうちのいずれか一方を制御信号に従つ
て出力する３入力マルチプレクサ、３２〜４１は
２３〜３２のマルチプレクサをパイプライン化す
るための遅延素子で、各々シフトレジスタ２２の
１ビツト分と同じ回路で構成される。４２はレジ
スタ、４３は２段のシフトレジスタであり、やは
り、マルチプレクサをパイプライン化する際に制
御信号に遅延を与えるものである。４４，４５は
１ビツトデコーダ、４６は２ビツトデコーダであ
る。４７は循還形シフトレジスタであり、ランダ
ムアドレスを格納する保持メモリの機能をもつて
いる。４８は１ビツトのラツチである。
２２は12ビツトラツチ、２３〜３１は２つの入力
データのうちのいずれか一方を制御信号に従つて
出力する２入力マルチプレクサ、３２は３つの入
力データのうちのいずれか一方を制御信号に従つ
て出力する３入力マルチプレクサ、３２〜４１は
２３〜３２のマルチプレクサをパイプライン化す
るための遅延素子で、各々シフトレジスタ２２の
１ビツト分と同じ回路で構成される。４２はレジ
スタ、４３は２段のシフトレジスタであり、やは
り、マルチプレクサをパイプライン化する際に制
御信号に遅延を与えるものである。４４，４５は
１ビツトデコーダ、４６は２ビツトデコーダであ
る。４７は循還形シフトレジスタであり、ランダ
ムアドレスを格納する保持メモリの機能をもつて
いる。４８は１ビツトのラツチである。
シフトレジスタ２１はクロツクパルスCLK１
に従つて入力データDinを取り込み、次段へシフ
トする周知のシフトレジスタである。ラツチ２２
はフレームパルスFPに従つて２１のシフトレジ
スタ全段のデータを同時に取り込み、保持する。
このラツチ２２の出力はマルチプレクサ２３〜２
８の各入力端に接続される。マルチプレクサ２３
〜２８は各々共通の制御信号Ｓ１に従い、２入力
のうちのいずれか一方を選択して出力する。この
出力は、クロツクパルスCLK１に従つて動作す
るレジスタ３３〜３８に取り込まれる。レジスタ
３３，３４はマルチプレクサ２９に、レジスタ３
５，３６はマルチプレクサ３０に、レジスタ３
７，３８はマルチプレクサ３１に接続される。こ
れらマルチプレクサ２９〜３１は共通の制御信号
Ｓ２に従つて、２入力のうちのいずれか一方を出
力する。この出力はクロツクパルスCLK１に従
つて動作するレジスタ３９〜４１に各々記憶され
る。レジスタ３９〜４１の出力は３入力マルチプ
レクサ３２に接続される。マルチプレクサ３２は
制御信号Ｓ３に従つて３入力データのうちのいず
れか１つを選択して出力する。循還形シフトレジ
スタ（保持メモリ）４７には12段のシフトレジス
タ２１のいずれかの段を指定する４ビツトのアド
レス情報が任意の順番に12個格納されており、ク
ロツクCLK１に従つて出力される。このアドレ
スは、マルチプレクサのパイプライン段数に対応
して３つの部分アドレスＡ１（１ビツト）、Ａ２
（１ビツト）、Ａ３（２ビツト）に分割される。最
下位の部分アドレスＡ１はデコーダ４４でデコー
ドされ、制御信号Ｓ１として、第１段のマルチプ
レクサ群２３〜２８に供給される。次の位の部分
アドレスＡ２はクロツクパルスCLK１で駆動さ
れるレジスタ４２を介してデコーダ４５でデコー
ドされ、制御信号Ｓ２として、第２段のマルチプ
レクサ群２９〜３１に供給される。最上位の部分
アドレスＡ３はクロツクパルスCLK１で駆動さ
れる２段のシフトレジスタ４３を介してデコーダ
４６でデコードされ、制御信号Ｓ３として、第３
段のマルチプレクサ３２に供給される。
に従つて入力データDinを取り込み、次段へシフ
トする周知のシフトレジスタである。ラツチ２２
はフレームパルスFPに従つて２１のシフトレジ
スタ全段のデータを同時に取り込み、保持する。
このラツチ２２の出力はマルチプレクサ２３〜２
８の各入力端に接続される。マルチプレクサ２３
〜２８は各々共通の制御信号Ｓ１に従い、２入力
のうちのいずれか一方を選択して出力する。この
出力は、クロツクパルスCLK１に従つて動作す
るレジスタ３３〜３８に取り込まれる。レジスタ
３３，３４はマルチプレクサ２９に、レジスタ３
５，３６はマルチプレクサ３０に、レジスタ３
７，３８はマルチプレクサ３１に接続される。こ
れらマルチプレクサ２９〜３１は共通の制御信号
Ｓ２に従つて、２入力のうちのいずれか一方を出
力する。この出力はクロツクパルスCLK１に従
つて動作するレジスタ３９〜４１に各々記憶され
る。レジスタ３９〜４１の出力は３入力マルチプ
レクサ３２に接続される。マルチプレクサ３２は
制御信号Ｓ３に従つて３入力データのうちのいず
れか１つを選択して出力する。循還形シフトレジ
スタ（保持メモリ）４７には12段のシフトレジス
タ２１のいずれかの段を指定する４ビツトのアド
レス情報が任意の順番に12個格納されており、ク
ロツクCLK１に従つて出力される。このアドレ
スは、マルチプレクサのパイプライン段数に対応
して３つの部分アドレスＡ１（１ビツト）、Ａ２
（１ビツト）、Ａ３（２ビツト）に分割される。最
下位の部分アドレスＡ１はデコーダ４４でデコー
ドされ、制御信号Ｓ１として、第１段のマルチプ
レクサ群２３〜２８に供給される。次の位の部分
アドレスＡ２はクロツクパルスCLK１で駆動さ
れるレジスタ４２を介してデコーダ４５でデコー
ドされ、制御信号Ｓ２として、第２段のマルチプ
レクサ群２９〜３１に供給される。最上位の部分
アドレスＡ３はクロツクパルスCLK１で駆動さ
れる２段のシフトレジスタ４３を介してデコーダ
４６でデコードされ、制御信号Ｓ３として、第３
段のマルチプレクサ３２に供給される。
第５図は第４図の動作を説明するためのタイミ
ングチヤートである。フレームパルスFPがフレ
ームの区切りを示しており、各フレームで12個の
データのシフトレジスタ２１への取り込みと、前
フレームに取り込まれていた12個のデータの読出
しが行われる。CLK１の１〜12の間ではデータ
ｂ１〜ｂ１２がシフトレジスタ２１に取り込まれ
る（第５図Ｃ）。同様にCLK１の13〜24の間にデ
ータｃ１〜ｃ１２、CLK１の25〜36の間にデー
タｄ１〜ｄ１２が取り込まれる。CLK１の第12
番目でフレームパルスFPが発生し、前のフレー
ムでシフトレジスタ２１に取り込まれていたデー
タｂ１〜ｂ１２をラツチ２２に取り込む（第５図
Ｄ）。同様にCLK１の第24番目でデータｃ１〜ｃ
１２を取り込む。一方、保持メモリ４７からは前
フレームに取り込まれたデータに対する読出しア
ドレスがCLK１に同期して送出される。例えば
CLK１の第12番目からの12サイクルの間に、デ
ータｂ１〜ｂ１２を読出するためのランダムなア
ドレスbA〜bLが送出される。これらのアドレス
のうちbAに注目すると、まずその最下位部分ア
ドレスbA１のデコード信号Ｓ１（第５図Ｅ）は、
マルチプレクサ２３〜２８に入力され、各マルチ
プレクサ２３〜２８で選択されたデータbA１が
レジスタ３３〜３８に取り込まれる（第５図Ｈ）。
すなわち、ラツチ２２内のｂ１〜ｂ１２のデータ
の中からまず６個が選択されてレジスタ３３〜３
８に保持される。部分アドレスbA２は１クロツ
ク遅延した後、デコーダ４５に供給されてデコー
ド信号Ｓ２となる（第５図Ｆ）。この信号により、
マルチプレクサ２９〜３１でデータbA２が選択
され、レジスタ３９〜４１に取り込まれる（第５
図Ｉ）。従つて、レジスタ３９〜４１にはｂ１〜
ｂ１２のデータのうち、部分アドレスbA１，bA
２で選ばれた３個のデータが保持される。最上位
部分アドレスはさらに１クロツク遅延した後、デ
コーデに供給され、デコード信号Ｓ３となる（第
５図Ｇ）。この信号によりマルチプレクサ３２で
はレジスタ３９〜４１に格納されている３つのデ
ータbA２の中からいずれか１つが選択されるこ
とになる。これがbA３としてラツチ２７に保持
され、外部に出力される。
ングチヤートである。フレームパルスFPがフレ
ームの区切りを示しており、各フレームで12個の
データのシフトレジスタ２１への取り込みと、前
フレームに取り込まれていた12個のデータの読出
しが行われる。CLK１の１〜12の間ではデータ
ｂ１〜ｂ１２がシフトレジスタ２１に取り込まれ
る（第５図Ｃ）。同様にCLK１の13〜24の間にデ
ータｃ１〜ｃ１２、CLK１の25〜36の間にデー
タｄ１〜ｄ１２が取り込まれる。CLK１の第12
番目でフレームパルスFPが発生し、前のフレー
ムでシフトレジスタ２１に取り込まれていたデー
タｂ１〜ｂ１２をラツチ２２に取り込む（第５図
Ｄ）。同様にCLK１の第24番目でデータｃ１〜ｃ
１２を取り込む。一方、保持メモリ４７からは前
フレームに取り込まれたデータに対する読出しア
ドレスがCLK１に同期して送出される。例えば
CLK１の第12番目からの12サイクルの間に、デ
ータｂ１〜ｂ１２を読出するためのランダムなア
ドレスbA〜bLが送出される。これらのアドレス
のうちbAに注目すると、まずその最下位部分ア
ドレスbA１のデコード信号Ｓ１（第５図Ｅ）は、
マルチプレクサ２３〜２８に入力され、各マルチ
プレクサ２３〜２８で選択されたデータbA１が
レジスタ３３〜３８に取り込まれる（第５図Ｈ）。
すなわち、ラツチ２２内のｂ１〜ｂ１２のデータ
の中からまず６個が選択されてレジスタ３３〜３
８に保持される。部分アドレスbA２は１クロツ
ク遅延した後、デコーダ４５に供給されてデコー
ド信号Ｓ２となる（第５図Ｆ）。この信号により、
マルチプレクサ２９〜３１でデータbA２が選択
され、レジスタ３９〜４１に取り込まれる（第５
図Ｉ）。従つて、レジスタ３９〜４１にはｂ１〜
ｂ１２のデータのうち、部分アドレスbA１，bA
２で選ばれた３個のデータが保持される。最上位
部分アドレスはさらに１クロツク遅延した後、デ
コーデに供給され、デコード信号Ｓ３となる（第
５図Ｇ）。この信号によりマルチプレクサ３２で
はレジスタ３９〜４１に格納されている３つのデ
ータbA２の中からいずれか１つが選択されるこ
とになる。これがbA３としてラツチ２７に保持
され、外部に出力される。
以上の動作は、アドレスbB………bL…に対し
て連続的に行われる。即ち、マルチプレクサのパ
イプライン化により、ランダムアドレスの読出し
がシフトレジスタへの入力データの取り込みと同
じ周期で並行して実行される。しかもシフトレジ
スタへのデータの取り込みはシーケンシヤルライ
トに等しいので、シーケンシヤルライト、ランダ
ムリードによる時間スイツチ機能を有することは
明らかである。
て連続的に行われる。即ち、マルチプレクサのパ
イプライン化により、ランダムアドレスの読出し
がシフトレジスタへの入力データの取り込みと同
じ周期で並行して実行される。しかもシフトレジ
スタへのデータの取り込みはシーケンシヤルライ
トに等しいので、シーケンシヤルライト、ランダ
ムリードによる時間スイツチ機能を有することは
明らかである。
なお、第４図の実施例において、パイプライン
化するために用いられているレジスタ３３〜４１
はいずれもシフトレジスタ２１の１ビツト分と同
じ機能をもち、逆相のクロツクで動作する２個の
ラツチから成る。即ち、前段ラツチでデータを取
り込んでいる間は、後段ラツチは既に取り込んで
あるデータを保持している。この前段のラツチを
前段のマルチプレクサ、後段のラツチを後段のマ
ルチプレクサの記憶機能とみなせば、各マルチプ
レクサは、その入力端及び出力端に各々ラツチの
ついた同一構成の回路モジユールとなる。例えば
マルチプレクサ２３とラツチ２２とレジスタ３３
の前段ラツチから成る記憶機能付きマルチプレク
サａ、マルチプレクサ２９とレジスタ３３及び３
４の後段ラツチとレジスタ３９の前段ラツチから
成る記憶機能付きマルチプレクサｂ、マルチプレ
クサ３２とレジスタ３９〜４１の後段ラツチとラ
ツチ４８から成る記憶機能付きマルチプレクサｃ
とみることができる。
化するために用いられているレジスタ３３〜４１
はいずれもシフトレジスタ２１の１ビツト分と同
じ機能をもち、逆相のクロツクで動作する２個の
ラツチから成る。即ち、前段ラツチでデータを取
り込んでいる間は、後段ラツチは既に取り込んで
あるデータを保持している。この前段のラツチを
前段のマルチプレクサ、後段のラツチを後段のマ
ルチプレクサの記憶機能とみなせば、各マルチプ
レクサは、その入力端及び出力端に各々ラツチの
ついた同一構成の回路モジユールとなる。例えば
マルチプレクサ２３とラツチ２２とレジスタ３３
の前段ラツチから成る記憶機能付きマルチプレク
サａ、マルチプレクサ２９とレジスタ３３及び３
４の後段ラツチとレジスタ３９の前段ラツチから
成る記憶機能付きマルチプレクサｂ、マルチプレ
クサ３２とレジスタ３９〜４１の後段ラツチとラ
ツチ４８から成る記憶機能付きマルチプレクサｃ
とみることができる。
第６図に記憶機能付きマルチプレクサをMOS
トランジスタで構成した回路例を示す。第６図ａ
はマスタラツチ５０、マルチプレクサ５１、スレ
ーブラツチ５２を各々独立に設けたもので、いず
れも周知の回路である。マスタラツチ５０はトラ
ンスフアゲートＴ１とインバータＩ１、及びトラ
ンスフアゲートＴ２とインバータＩ２から成る２
個のダイナミツク形ラツチである。入力データ
IN１及びIN２は、クロツクφによりトランスフ
アゲートＴ１，Ｔ２が導通したときに、各々イン
バータＩ１，Ｉ２のゲート容量にとり込まれ保持
される。このデータは、トランスフアゲートＴ
３，Ｔ４から成る２入力マルチプレクサ５１によ
つて、いずれか一方が選択され、スレーブラツチ
５２に入力される。スレーブラツチ５２は、トラ
ンスフアゲートＴ５とインバータＩ３から成り、
マスタラツチ５０のクロツクφとは逆相のクロツ
クにより駆動されて、データを取り込み保持す
る。こののスレーブラツチ５２のトランスフアゲ
ートＴ５は、５１のマルチプレクサＴ３，Ｔ４へ
の選択信号Ａ，Ｂを、クロツク信号と同期した
信号Ａ・及びＢ・とすることにより、省略す
ることもできる。第６図ｂの回路例はこれを示し
たものである。
トランジスタで構成した回路例を示す。第６図ａ
はマスタラツチ５０、マルチプレクサ５１、スレ
ーブラツチ５２を各々独立に設けたもので、いず
れも周知の回路である。マスタラツチ５０はトラ
ンスフアゲートＴ１とインバータＩ１、及びトラ
ンスフアゲートＴ２とインバータＩ２から成る２
個のダイナミツク形ラツチである。入力データ
IN１及びIN２は、クロツクφによりトランスフ
アゲートＴ１，Ｔ２が導通したときに、各々イン
バータＩ１，Ｉ２のゲート容量にとり込まれ保持
される。このデータは、トランスフアゲートＴ
３，Ｔ４から成る２入力マルチプレクサ５１によ
つて、いずれか一方が選択され、スレーブラツチ
５２に入力される。スレーブラツチ５２は、トラ
ンスフアゲートＴ５とインバータＩ３から成り、
マスタラツチ５０のクロツクφとは逆相のクロツ
クにより駆動されて、データを取り込み保持す
る。こののスレーブラツチ５２のトランスフアゲ
ートＴ５は、５１のマルチプレクサＴ３，Ｔ４へ
の選択信号Ａ，Ｂを、クロツク信号と同期した
信号Ａ・及びＢ・とすることにより、省略す
ることもできる。第６図ｂの回路例はこれを示し
たものである。
以上説明したように、本発明によれば、シーケ
ンシヤルライトがシフトレジスタで行われ、ラン
ダム読び出しがトリー状多段構成のレジスタとマ
ルチプレクサによるパイプラインマルチプレクサ
で行われるので、いずれの動作もほぼシフトレジ
スタの動作速度で実行される。これは、メモリの
サイクルタイムに比べて極めて高速である。しか
も、書込みと読出しが同時に実行できることか
ら、所要サイクル数が、書込みと読出しを別々に
行うメモリに比べて半分ですむ。更にレジスタ、
ラツチ等の記憶回路は、毎サイクルあるいは毎フ
レーム、データが書込まれるので、ダイナミツク
回路が使用できる。このため少い素子数と少い消
費電力で実現できる。しかも、小規模の記憶機能
付きマルチプレクサモジユールをくり返し並べて
実現できるので、設計が容易で、かつ、高密度に
集積できるためLSIに適している。すなわち従来
のメモリでは不可能な高速化と大規模化とが同時
に達成され、デイジタル交換機の小形化、低電力
化、経済化を促進するという利点を有する。
ンシヤルライトがシフトレジスタで行われ、ラン
ダム読び出しがトリー状多段構成のレジスタとマ
ルチプレクサによるパイプラインマルチプレクサ
で行われるので、いずれの動作もほぼシフトレジ
スタの動作速度で実行される。これは、メモリの
サイクルタイムに比べて極めて高速である。しか
も、書込みと読出しが同時に実行できることか
ら、所要サイクル数が、書込みと読出しを別々に
行うメモリに比べて半分ですむ。更にレジスタ、
ラツチ等の記憶回路は、毎サイクルあるいは毎フ
レーム、データが書込まれるので、ダイナミツク
回路が使用できる。このため少い素子数と少い消
費電力で実現できる。しかも、小規模の記憶機能
付きマルチプレクサモジユールをくり返し並べて
実現できるので、設計が容易で、かつ、高密度に
集積できるためLSIに適している。すなわち従来
のメモリでは不可能な高速化と大規模化とが同時
に達成され、デイジタル交換機の小形化、低電力
化、経済化を促進するという利点を有する。
第１図は従来の時間スイツチ回路を示す図、第
２図は本発明の原理構成図、第３図は第２図の動
作を説明するためのタイミング図、第４図は本発
明の一実施例の構成図、第５図は第４図の動作を
説明するためのタイミング図、第６図は記憶機能
付きマルチプレクサの回路例を示す図である。 １１……シフトレジスタ、１２……記憶機能付
きマルチプレクサ、１３……保持メモリ。
２図は本発明の原理構成図、第３図は第２図の動
作を説明するためのタイミング図、第４図は本発
明の一実施例の構成図、第５図は第４図の動作を
説明するためのタイミング図、第６図は記憶機能
付きマルチプレクサの回路例を示す図である。 １１……シフトレジスタ、１２……記憶機能付
きマルチプレクサ、１３……保持メモリ。
Claims (1)
- 【特許請求の範囲】 １ アドレスを保持し出力するアドレス保持手段
と、時分割多重されて入力されるデータを順次入
力順に記憶するシフトレジスタ手段と、該シフト
レジスタ手段に記憶されたデータを並列にラツチ
し、上記アドレス保持手段から出力されるアドレ
スにしたがつて１個ずつ選択して出力する記憶機
能付きマルチプレクサ手段とからなり、上記時分
割データを入力時の順番と異なる順番で出力する
時間スイツチ回路であつて、 上記記憶機能付きマルチプレクサ手段は、複数
入力端子・１出力端子を備えて、アドレスで指定
された入力端子のデータを選択して出力端子に出
力するマルチプレクサと、該入力端子と出力端子
に付加されて入出力データを各々記憶する入力デ
ータラツチと出力データラツチとからなる複数の
記憶機能付きマルチプレクサモジユールをトリー
状多段に接続して構成し、各段をパイプライン動
作させることを特徴とする時間スイツチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031082A JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
| US06/525,566 US4538260A (en) | 1982-08-30 | 1983-08-22 | Electronic time switch |
| FR8313784A FR2532506B1 (fr) | 1982-08-30 | 1983-08-26 | Dispositif electronique de commutation temporelle, notamment pour central telephonique numerique |
| DE19833331043 DE3331043A1 (de) | 1982-08-30 | 1983-08-29 | Elektronischer zeitschalter |
| CA000435637A CA1191211A (en) | 1982-08-30 | 1983-08-30 | Electronic time switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031082A JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940797A JPS5940797A (ja) | 1984-03-06 |
| JPH0129352B2 true JPH0129352B2 (ja) | 1989-06-09 |
Family
ID=15494213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15031082A Granted JPS5940797A (ja) | 1982-08-30 | 1982-08-30 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940797A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241456A (ja) * | 1985-03-31 | 1985-11-30 | 菊地 真 | 加温療法用アプリケ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103611A (en) * | 1978-02-01 | 1979-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing message channel system |
-
1982
- 1982-08-30 JP JP15031082A patent/JPS5940797A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103611A (en) * | 1978-02-01 | 1979-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing message channel system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940797A (ja) | 1984-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825411A (en) | Dual-port memory with asynchronous control of serial data memory transfer | |
| KR100206063B1 (ko) | 동기 낸드 디램 구조 | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| JP3386705B2 (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| KR100915554B1 (ko) | 반도체기억장치 | |
| US7263023B2 (en) | Semiconductor memory device having memory architecture supporting hyper-threading operation in host system | |
| JP2001167580A (ja) | 半導体記憶装置 | |
| JP4145984B2 (ja) | 半導体記憶装置 | |
| US5787273A (en) | Multiple parallel identical finite state machines which share combinatorial logic | |
| EP0520425B1 (en) | Semiconductor memory device | |
| JPH0391188A (ja) | Ｆｉｆｏメモリ | |
| JP2999869B2 (ja) | メモリアクセス方式 | |
| JPH065070A (ja) | シリアルアクセスメモリ | |
| JPH0129352B2 (ja) | ||
| JPS6347396B2 (ja) | ||
| EP1638108B1 (en) | Multi-port memory | |
| JPH04505679A (ja) | 記憶装置準拠式線遅延アーキテクチャ | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| CN114927156B (zh) | 一种包含冗余存储单元的移位寄存方法及移位寄存结构 | |
| JP2963953B2 (ja) | 半導体集積回路 | |
| JPH0328879B2 (ja) | ||
| US20190087365A1 (en) | Semiconductor integrated circuit | |
| JPH0240192A (ja) | シリアルアクセス動作の可能な半導体記憶装置 | |
| JPS6381691A (ja) | 半導体記憶装置 | |
| JPH0585051B2 (ja) |