JPH01290232A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH01290232A
JPH01290232A JP63119205A JP11920588A JPH01290232A JP H01290232 A JPH01290232 A JP H01290232A JP 63119205 A JP63119205 A JP 63119205A JP 11920588 A JP11920588 A JP 11920588A JP H01290232 A JPH01290232 A JP H01290232A
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layer
metal
multilayer metal
pad area
multilayer
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Tsuneo Atsumi
厚見　恒夫
Noriyuki Kusuhashi
楠橋　範幸
Naomi Mukai
向井　菜緒美
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、Ｃｕワイヤーボンディング適用品種の半導体
装置及びその製造方法に関するもので、特にＩＣの配線
用、パッド用メタルのパターン形成に使用されるもので
ある。
（従来の技術） 従来、Ｃｕワイヤーボンディング適用品種において、ボ
ンディング時の機械的なダメージ及び熱処理時のＣｕ拡
散を防止するため、パッドエリア用、素子及び素子間配
線用メタルとして、多層メタル（例えばＡｌＩ　−Ｖ−
Ａｊ　、　Ａｊ　−Ｔ　ｉ　−Ａｊ　、Ａｊ−Ｍｏ−Ａ
ｊ等）が使用されていた。
第２図は上記従来装置の断面図で、１はＮ型シリコン基
板、２は素子エリアのＰ型層、３はＮ型層、４は５ｉＯ
ｚ［，５Ｃ，ｔＡｌ１層５．−７層５２−Ａｊ層５３　
（またはＡｊ　−Ｔ　１−Ａｊ等）よりなる多層メタル
層、６はＣｕワイヤ６、のボンディング部、７はパシベ
ーション膜である。
（発明が解決しようとする課題） 即ち従来は、Ｃｕワイヤーボンディング品種用として使
用される配線用メタル（Ａｊ　−Ｖ−Ａｌ　、　Ａｌ　
−Ｔ　１−Ａｌ１等）の多層メタル５を、Ｅ−ガン蒸着
装置又はスバヅタ装置で、連続的にデポジションで形成
後、写真蝕刻工程を実施し、所望のパターンを形成する
が、上記デポジションで形成した多層メタル膜６のパタ
ーン形成は、従来においてはパッドエリアと、素子部及
び素子間の配線部（素子エリア）と同時にパターンニン
グ形成していた。このようにするとウェットエツチング
時（エッチャントとして、Ｈ，ＰＯ，／ＨＮＯ３／ＣＨ
，Ｃ０ＯＨ／〆Ｈ２０の混酸を使用）第３図、第４図の
様なパターン形成異常が発生する。つまり第３図（ｂ）
のＡｆＪヒゲ１１．または第３図（Ｃ）のＶヒゲ１２（
第３図＜ａ）は良好なエツチングの場合）、ｔたは第４
図のマウスホール１３を発生する。これらの異常が発生
すると■エミッター・ベース電極間のショート不良等に
依る歩留低下をきたす１例えば第３図（ｂ）のＢ領域で
は前記多層メタル５のエツチング後にベレ／トクラッキ
ング等の機械的なダメージが加わる工程を実施するたび
にショート不良は増加する、■ＢＴ（バイアス−温度印
加試験）耐湿性評価等の素子信頼性が損われる等のこと
が起り、半導体装置の製造に関しては致命的な問題とな
る。これらの異常発生要因としては、（イ）多層メタル
５を形成する各異種メタルが、ウェットエツチングに使
用するエッチャントに依り、エツチングが異なることが
あげられる（第５図、第６図参照）。
さらにこの影響を増大する要因としてオーバーエツチン
グ量がある。（ロ）多層メタル５の形成時のステップカ
バリッジが悪いことが掲られる。
本発明はＣｕワイヤ・ボンディング品種に用いられる多
層メタル（Ａｌｌ　−Ｖ−Ａｌ　、　ＡｌＩ　−Ｔ　Ｉ
−Ａｌ等）をパッドエリア部だけに形成・パターンニン
グし、池の素子エリアにおける素子及び素子間配線用メ
タルとして、従来から使用されてきた純Ａｊ　／Ａ、Ｉ
１合金を用い、従来装置のパッドエリア部、素子及び素
子間配線部共に多層メタルを使用で問題となっていた多
層メタルのパターン形成不良、つまりヒゲ状メタルの発
生、絶縁膜の段差部に発生するマウスホールの発生をな
くし、製品歩留及び製品品質の向上を目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、Ｃｕボンディングワイヤ適用品種の半導体装
置において、ボンディングバットエリアに、Ａｌ層とＣ
ｕ拡散防止層とを含む多層メタル層を用い、素子エリア
に、前記Ｃｕ拡散防止層を含まないＡ、ｉ！層を用いた
ことを特徴とする半導体装置である。また本発明はこの
半導体装置を得るに際し、先に上１１ｉＡｌ１層を有し
ない多層メタルの形成及びパターンニングを行ない、そ
の後前記素子エリア及びパッドエリアの、１層の同時形
成を行なうことを特徴とする半導体装置の製造方法であ
る。
即ち、本発明はＣｕワイヤーボンディング品種のｔ極用
メタルとして、パッドエリア部に多層メタル（Ａｌ−Ｖ
−Ａｊ等）、素子または素子間配線用メタルとして、従
来から使用されてきた単層メタル（純ＡＩまたはＡｌ合
金）にし、パターンニング形成不良をなくし、かつパッ
ドエリア下の活性領域へのＣｕ拡散を防止する。また製
法としては、パッドエリア部のメタルの下層側を先に形
成・パターンニングし−その後素子エリアとパッドエリ
アのメタルの上層側とを同時形成・パターンニングする
ことにより、工程の簡単化を図るものである。
（実施例） 以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の製造工程図であるが、これは第２図のものと
対応させた場合の例であるから、対応個所には同一符号
を用いる。まず第１図（ａ）に示す如く、所定のパター
ンに従ってｔ極六開けを終了したウェーハ１上に、第１
図（ｂ）の如くパッドエリア用多層メタル５をＥ−ガン
、スパッタマシンに依り蒸着堆積する。ここで必要とさ
れるメタルは、後工程（アセンブリ工程）で使用される
Ｃｕワイヤボンディングに対応した特性を所有するもの
でなければならない。この特性とは、Ｃｕワイヤボンデ
ィング時の機械的なダメージ（極端な場合には半導体ペ
レツトがクラックする）に耐えること、又、熱処理工程
（ボンディフグ時、〜４００℃までの加熱）及び加熱く
〜３００°Ｃ）を伴なった半導体製品の信頼性テスト時
のＣｕワイヤのＣｕの拡散、つまり最悪の場合、Ｃｕは
パッド部からＡｌ層中を拡散し、かつＳ１活性領域まで
拡散し、特性の劣化を招く（例えばトランジスタ素子の
エミッター−ベース間でのショート不良）の防止をする
ことである。この特性を満足させる為、上述したように
一般的に多層メタル（ＡＮ　−Ｖ−Ａｊ、　ＡｌＩ　−
Ｔ　ｉ　−Ａｊ　、　Ａｊ−Ｍｏ−Ａ、ｇ、Ａｊ−Ｗ−
ＡＮ等）が使用されるが、ここの説明ではＡ、！！−Ｖ
−Ａｌｌの多層メタル５を使用した場合について説明す
る。このメタルの第１層目Ａｌ層５１は０．３〜１．０
μｍで、Ｓｉ基板とのオーミック接続をとり、かつＶ　
５２のクラック防止用である。第２層目の７層５□は０
．１〜１．０μｍで、Ｃｕ拡散防止用である。
第３層目のＡｊ層５ｓは１．Ｏｕ、ｍ以下で、Ｃｕワイ
ヤとボンディングし、かつｖ層５２の酸化防止用である
。この多層メタル５と堆積した後、第１図（ｃ）の如く
写真蝕刻を実施し、パッドエリアのパターンニングを形
成する０次に、第１図・（ｄ）の如く素子エリアの素子
及び素子間配線用メタル２１をＥ−ガン、スパッタマシ
ンに依り堆積する。これに使用されるメタル２１は、従
来から使用されて来たＣｕワイヤボンディング適用Ａｊ
またはＡｊ−９１（１％）合金膜等の単層メタルが使用
される。スこのメタル２１はボンディングされる膜とも
なるため、前記パッド用多層メタル５の２層目のＡｌＩ
膜５３の膜厚との適正化を実施する必要がある。一般的
には「パッド用２層目Ａ、ｌ！膜厚＋素子及び素子間配
線用Ａｊ膜厚」はトータルで１．０μｍ以上は必要とな
る。
次に、配線用Ａｌ膜２１を写真蝕刻し、第１図（ｅ）の
如くパッドエリア、素子及び素子間配線のパターンニン
グを形成する。このあと、通常はプラズマ５ｉｓＮｔ膜
２２に依りパッシベーション膜を形成する。この時、当
然のことながら、プラズマ５ｌｓＮ、膜２２を写真蝕刻
し、第１図での如くパッドを開口したパターンニングを
形成し、そこにＣｕワイヤー６、をボンディングする。
ここで２３はパッドエリア下に形成される活性領域、２
４はそのコンタント孔を示す。
上記のようにＣｕワイヤボンディング対応多層メタル（
Ａｊ−Ｖ−Ａｌ　、Ａｌｌ−ＴＩ−Ａｊ等）５をパッド
エリアだけに適用し、その下方の活性領域２３へのＣｕ
拡散を防止する。また素子エリアに素子及び素子間配線
用に単層メタル２１（純ＡｌまたはＡ、Ｉ！−３ｉ（１
％）合金膜等）を採用することに依り、従来法で問題と
なっていなウニ　。
ットエッチングのパターンの形状不良（第３図、第４図
）に依る歩留低下（ショート不良の増大）、信頼性の低
下を防ぐことが可能となる。又、多層メタル５のＡｊ層
５ｓを、上記実施例とは別に、第１図（ｃ）で素子エリ
アのＡｌＩ層（２１の対応）と同時形成すれば、Ａｊ層
２１のみを形成する工程が省略でき、作業性の向上ら期
待できる。
なお、本発明は上記実施例のみに限られず種々の応用が
可能である０例えば本発明に用いる多層メタルはＶ−Ａ
Ｎ　、Ｔｉ−Ａｊ、Ｍｏ−Ａ、ｌｌ、Ｗ−Ａ、ｌｌの２
層構造等にしてもよい。またＡｌｌは純Ａｌ　、ＡｌＩ
合金、またはその組み合わせ等としてでもよい。
〔発明の効果］ 以上説明した如く本発明によれば、Ｃｕ拡散防止用多層
メタルをパッドエリアのみに設けたため、その下方の活
性領域へのＣｕ拡散が防止でき、また素子エリアには上
記多層メタルを用いないＡｌ層としたため、従来問題と
なっていた素子エリアでのエツチング時のメタル層のパ
ターン形状不良による歩留低下、信頼性の低下を防止で
き、またＡｌ層をパッドエリアと素子エリアに同時形成
することで、工程の簡単化も期待できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例の製造工程図、第２図は従来
装置の断面図、第３図は同装置の問題１・・・Ｎ型基板
、４・・・Ｓ　ｉ　Ｏ２膜、５・・・多層メタル、５＋
　、５３・・・Ａｌ層、５２・・・７層、６・・・ボン
ディング部、６１・・・Ｃｕワイヤ、２１・・・Ａｌ層
。 出願人代理人　弁理士　鈴　江　武　彦第１図

Claims (2)

    【特許請求の範囲】
  1. （１）Ｃｕボンディングワイヤ適用品種の半導体装置に
    おいて、ボンディングパットエリアに、Ａｌ層とＣｕ拡
    散防止層とを含む多層メタル層を用い、素子エリアに、
    前記Ｃｕ拡散防止層を含まないＡｌ層を用いたことを特
    徴とする半導体装置。
  2. （２）請求項１に記載の半導体装置を得るに際し、先に
    上側Ａｌ層を有しない多層メタルの形成及びパターンニ
    ングを行ない、その後前記素子エリア及びパッドエリア
    のＡｌ層の同時形成を行なうことを特徴とする半導体装
    置の製造方法。
JP63119205A 1988-05-18 1988-05-18 半導体装置及びその製造方法 Pending JPH01290232A (ja)

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* Cited by examiner, † Cited by third party
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US5969424A (en) * 1997-03-19 1999-10-19 Fujitsu Limited Semiconductor device with pad structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969424A (en) * 1997-03-19 1999-10-19 Fujitsu Limited Semiconductor device with pad structure
US6232147B1 (en) 1997-03-19 2001-05-15 Fujitsu Limited Method for manufacturing semiconductor device with pad structure

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