JPH01283623A - Ｆｉｆｏメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＦＩＦＯメモリ制御回路に係り、特に画像情
報や音泗情報を記憶するＦＩＦＯメモリに対して先入れ
先出しくＦＩＦＯ）動作により書き込み／ａみ出しを行
なうＦＩＦＯメモリ制御回路に関する。

従来の技術 従来より、１つの音源から複数の回線に対して各回線毎
にメツセージの先頭から音声を再生する装置が知られて
いる６例えば特開昭６０−１７８７６３号（発明の名称
「ベージング装置」）においては、記憶手段、書き込み
アドレス指糸手段、読み出しアドレス指示手段などを設
は音声信号に開始時点を示す信号を含有させることによ
り上記動作が可能であるとしている。

また従来より、ＦＩＦＯ（先入れ先出し）動作を行うＦ
ＩＦＯメモリを用いたＦＩＦＯメモリ調御回路が知られ
ており、書き込みデータの先頭アドレスを指定するライ
トアドレスポインタと読み出しデータの先頭アドレスを
指定するリードアドレスポインタとを各１つずつ有して
いる。この回路は読み出し動作と古き込み動作が非同期
で行なえるため異なるタイミングを有する２つの装置間
に速度変換用のバッファメモリとして使用され、又は画
像伝送システムにおけるフィールドメモリ。

ライン遅延回路等に応用されている。

発明が解決しようとする課題 しかし前記公開公報において提案されている装置は通常
のメモリが使用されているために、各データの書き込み
／読み出しを行うたびにアドレスを指定しなければなら
ず回路動作が複雑となる。

また従来のＦＩＦＯメモリ制御回路は、入力及び出力に
接続できるチャンネルは夫々１つであり、記憶されたデ
ータを複数のチャンネルから出力することはできなかっ
た。

本発明は、上記の点に鑑みてなされたものであり、ＦＩ
ＦＯメモリを用いて複数のチャンネルより非同期にデー
タの頭出しができるＦＩＦＯメモリυ制御回路を提供す
ることを目的とする。

課題を解決するための手段 本発明になるＦＩＦＯメモリ制御回路は、データを記憶
すべきアドレスを指定するライトアドレスポインタと、
ライトアドレスポインタによって指定されたアドレスに
、データを記憶するＦＩＦＯメモリと、ＦＩＦＯメモリ
より読み出すべきデータのアドレスを指定する複数のリ
ードアドレスポインタと、複数のリードアドレスポイン
タの夫々に対応する複数の出力回線と、複数のリードア
ドレスポインタから特定のリードアドレスポインタを選
択するリードアドレスポインタ選択手段とよりなり、Ｆ
ＩＦＯメモリに記憶されたデータをリードアドレスポイ
ンタ選択手段によって選択された特定のリードアドレス
ポインタが指定するＦＩＦＯメモリのアドレスよりデー
タを読み出し、複数の出力回線のうち特定のリードアド
レスポインタに対応する出力回線より出力する構成とす
る。

作用 リードアドレスポインタ選択手段は、複数のリードアド
レスポインタから特定の１つを選択する。

ＦＩＦＯメモリに記憶されたデータは選択されたリード
アドレスポインタが指定するアドレスからＦＩＦＯメモ
リに記憶された順序でｉｎ的に出力される。１回の読み
出し動作が終了しリードアドレスポインタ選択手段が前
回と異なるアドレスポインタを選択すると、データはこ
の別のリードアドレスポインタが指定するアドレスから
連続的に出力される。

データが音声データである場合に、１サンプリング期間
内に複数のリードアドレスポインタを選択することとす
ると、ＦＩＦＯメモリからは複数のアドレスより１サン
プリング毎の音声データが時分割されて読み出され、複
数の回線より出力される。更に、リードアドレスポイン
タが先頭データのアドレスを指定するよう設定すること
により、複数の回線に対して音声データが直ちに頭出し
される。

実施例 第１図は本発明の一実施例のブロック図を示し、第２図
及び第３図は第１図の回路のタイミングチャートを示す
。第１図において、１は入力端子ＤＩＮＯ−ＤＩＮ７に
入力される８ビツトのデータを一時的に記憶する入力バ
ッフ？、２はＦＩＦＯメモリ３の書き込みアドレスを指
定するライトアドレスポインタ、６はＦＩＦＯメモリ３
より読み出されるデータを一時的に記憶し、出力端子Ｄ
ｏｕｖｏ−Ｄｏｕ丁７より８ビツトのデータｉ〜ｐとし
て出力する出力バッファである。

ＦＩＦＯメモリ３は所謂先入れ先出しく　Ｆ　１ｒｓｔ
−ｉｎ　　Ｆｉｒｓｔ−ｏｕｔ　）動作を行う）（ｔ−
’Ｊ　Ｆ　アラＴ入力されたデータの順序でデータを出
力する機能を有している。従って通常のメモリのように
全てのアドレスを指定する必要はなく、書き込みデータ
及び読み出しデータの先頭アドレスのみを指定すればよ
い。またＦＩＦＯメモリ３に記憶されたデータは１度読
み出されてもその内容は消去されず、新しいデータが供
給され更新されるまで【よそれまでの内容を保持してい
る。

４ａ〜４ｈは複数のリードアドレスポインタぐあって本
実施例では８個設けられており、ＩＩＦＯメモリ３のう
ちから後述する期間Ｔｓ内において８つの異なる読み出
しアドレスを指定することが可能である。５は入力端子
１５〜１７に供給される３ピツトの７ドレスポインタ選
択信号をデコードして前記８つのリードアドレスポイン
タ４ａ〜４ｈのうちいずれかを選択するリードアドレス
ポインタ選択回路である。

８つの出力回線から非同期に頭出しを行う場合には８つ
のリードアドレスポインタ４８〜４ｈ全てにデータの先
頭となるアドレスを指定すればよい。なお、本実施例で
扱うデータは音声データとする。

第２図はＦＩＦＯメモリ３に対する書き込み動作のタイ
ミングチャートを示す。リードアドレスポインタ２は入
力端子１１に供給されるライトリセット信号によってリ
セットされ、リードアドレスポインタ４８〜４ｈは入力
端子１３に供給されるリードリセット信号によってリセ
ットされる。

入力端子１２に入力されるライトクロックａ。

（同図（Ａ））が時刻ｔ１でハイレベルに立上がると、
これに同期して入力端子Ｄｒ　ＮＯ〜ＤＩ　Ｎ７に供給
される第ｑサイクルの入力データ（同図（Ｂ））が入力
バッフ７１に取り込まれ、ライトアドレスポインタ２に
予め設定されていたＦＩＦＯメモリ３の所定のアドレス
（例えばゼロ番地）に内き込まれてライトアドレスポイ
ンタが１だけインクリメントされる。時刻ｔ２において
ライトクロックａｔが再び立上がると次の第ｑ＋１サイ
クルのデータがＦＩＦＯメモリ３の次のアドレスに書き
込まれ、以後同様の動作によって一連のデータがＦＩＦ
Ｏメモリ３の連続するアドレスに記憶され古き込み動作
が終了する。

第３図は８つの回線ＣＨＯ〜ＣＨ７に対して「ＩＦＯメ
モリ３に記憶されたデータを読み出す動作のタイミング
チャートを示す。同図（Ｂ）はアドレスポインタ選択回
路５が入力端子１５〜１７に供給されるアドレスポイン
タ選択信号をデコードして８つのリードアドレスポイン
タ４ａ〜４ｈのいずれかを選択し、この夫々に対応する
回線Ｃト１０〜ＣＨ７のいずれかが出力端子Ｄｏ　ｕ　
Ｔ　Ｏ〜Ｄｏ　Ｕ　Ｔ　ｙ接続されている状態を示して
いる０時刻ｔ＋においてリードクロックａ２　（第３図
（Ａ））が立下がるとＦＩＦＯメモリ３からはリードア
ドレスポインタ４ａによって指定されるアドレスからデ
ータが読み出され、出力バッフ７６の出力端子Ｄｏ　ｕ
　ｒ　ｏ　＝Ｄｏ　ｕエフを介してリードアドレスポイ
ンタ４ａに対応する回１１ｃＨＯに対し出力データｉと
して出力される（同図（Ｃ））。このときリードアドレ
スポインタ４ａは１だけインクリメントされる。

時刻ｔ２において再びリードクロックａ２が立下がると
ＦＩＦＯメモリ３からはリードアドレスポインタ４ｂに
よって指定されるアドレスからデータが読み出され、出
力バッファ６の出力端子Ｄｏ　Ｕ　Ｔ　Ｏ〜００ｕＴ７
を介してリードアドレスポインタ４ｂに対応する回１１
ＣＨ１に対しデータｊとして出力される。このときリー
ドアドレスポインタ４ｂも１だけインクリメントされる
。以下同様にして音声データの１サンプリング期間に対
応するｌｙ１間Ｔｓの間にリードアドレスポインタ４ａ
〜４ｈによって指定されるアドレスからデータｉ−ｐが
読み出され夫々のリードアドレスポインタに対応する回
線ＣＨＯ−ＣＨ７に対して出力され、各リードアドレス
ポインタは１ずつインクリメントされる。

時刻１．からＴｓ経過した時刻ｔＴｌにおいては再びリ
ードアドレスポインタ４ａが選択され、リードクロック
ａ２の立下がりに同期して前回の読み出し動作後１だけ
インクリメントされたアドレスから次のサンプリングデ
ータとなるデータｉ＋１を読み出して回１１０ＨＯに出
力する。以下同様に回線ＣＨＩ〜ＣＨ７に対して１ずつ
インクリメントされたリードアドレスポインタ４ｂ〜４
ｈの示すアドレスよりデータｊ＋１〜ｐ＋１を読み出し
て出力する。これ以後同様の動作が音声データの読み出
しが終了となるまで行なわれる。

アドレスポインタ選択回路５は入力端子１５〜１７を介
して、外部より供給されるアドレスポインタ選択信号に
よってリードアドレスポインタ４ａ〜４ｈを任意に選択
することが可能である。

したがって第３図（Ｃ）の期間Ｔｓ内に出力される８種
類のデータｉ−ｐは全て同期していてもよく、又は全く
非同期であってもよい、又期間Ｔ　ｓ内に同一の回線に
対して複数回連続して同一のデータを出力することも可
能である。

このため水回路を例えば電話による音声メツセージサー
ビス装置に適用すると、複数の回線から非同期に音声メ
ツセージの要求があった場合にも、夫々の回線に対して
先頭部分から頭出しをして直ちに音声メツセージを供給
することができる。

また、例えばアドレスポインタ選択信号を外部から与え
る代わりに、周期的にアドレスポインタ４ａ〜４ｈを選
択し外部に選択されたアドレスポインタを示す信号を出
力する様なアドレスポインタ選択信号発生装置を設け、
自動的にアドレスポインタの選択を行う構成とすること
も可能である。

更に本実施例の回路をＦＩＦＯメモリデツプ内に一体的
に集積すれば回路の小型化、無調整化及び信頼性の向上
が図られる。

本実施例では、リードアドレスポインタが８つの場合を
示したが本発明はこれに限るものではなく任意数のリー
ドアドレスポインタを設けることが可能であることはい
うまでもない。

発明の効果 上述の如く、本発明によれば、複数の回線に対して先頭
のアドレスから非同期にデータを出力することができる
ことから、本発明を例えば電話による音声メツセージサ
ービス等に適用すると、複数の回線から非同期に音声メ
ツセージの要求があった場合にも複数の回線に対して非
同期に頭出しが可能となりサービス性が向上し、又、本
発明回路をＦＩＦＯメモリチップ内に集積化することに
より回路の小型化、無調整化、信頼性が向上するという
特長を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図の回路の動作を示すタイミングチャートで
ある。 １・・・入力バッファ、２・・・ライトアドレスポイン
タ、３・・・ＦＩＦＯメモリ、４ａ〜４ｈ・・・リード
アドレスポインタ、５・・・アドレスポインタ選択回路
、６・・・出力バッフ７゜ 特許出願人　日本ビクター株式会社 第１図 フ

Claims (1)

【特許請求の範囲】
1. データを記憶すべきアドレスを指定するライトアドレス
   ポインタと、該ライトアドレスポインタによって指定さ
   れたアドレスにデータを記憶するＦＩＦＯメモリと、該
   ＦＩＦＯメモリより読み出すべきデータのアドレスを指
   定する複数のリードアドレスポインタと、該複数のリー
   ドアドレスポインタの夫々に対応する複数の出力回線と
   、該複数のリードアドレスポインタから特定のリードア
   ドレスポインタを選択するリードアドレスポインタ選択
   手段とよりなり、該ＦＩＦＯメモリに記憶されたデータ
   を該リードアドレスポインタ選択手段によつて選択され
   た該特定のリードアドレスポインタが指定する該ＦＩＦ
   Ｏメモリのアドレスよりデータを読み出し、該複数の出
   力回線のうち該特定のリードアドレスポインタに対応す
   る出力回線より出力することを特徴とするＦＩＦＯメモ
   リ制御回路。