JPH01282868A - 複合型光半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は複合型光半導体装置に関するものであり、特に
ゼロクロス機能と高ｄｖ／ｄｔ耐量を必要とする素子に
好適するものである。

（従来の技術） 半心体素子の中Ｄ−ＲＡＭに代表されるＭＯ３素子はそ
の半導体基板の表面付近における電荷の挙動により必要
な特性を得るのに対し、バイポーラ素子や整流素子にあ
っては複数の半導体層により半導体基板を構成するので
ＭＯ５素子に比べて得られる特性の可能性が最近見直さ
れているのが現状である。

整流素子にあっても光をトリガ源とする素子が開発実用
化されて久しいが、最近はいわゆるゼロクロス機能とｄ
ｖ／ｄｔ耐量を持つ素子が要求されており、この関係を
第４図ａ、ｂ乃至第８図により説明する。

即ち、ｄν／ｄｔに耐景とゲート（以後Ｇと記載する）
とカソード（以下にと記載する）間の抵抗Ｒｇｋに関し
てはこのＲｇｋを保有させると整流素子の感度が低下す
るので、このＲｇｋ用スイッチとしてＦＥＴをモノリシ
ックに形成した複合型整流素子が開発され実用化されて
いる。

その複合型整流素子としては第４図ａ、ｂならびに第５
図に示すものが知られている。第４図すは第４図ａの断
面構造を持つ素子の等価回路図であり、第５図はＬＥＤ
によりトリガされる光整流素子の等価回路図である。

この第５図に明らかにした複合型光整流素子では複数の
素子をモノリシックに集積したと仮定した等価回路図で
あるが、ここに示した単一の素子は既に開発を終え実用
化の域に達しているものである。

第４図ａはＩＥＥＥ　Ｊ、５ｏｌｉｄ　Ｃ１ｒｃｕｉｔ
ｓ　５Ｃ−１６２８６（１９８１）より引用したもので
、光’ＩＡ素子はラテラル型のＰ−Ｎ−Ｐ−Ｎ素子と、
　アルミニュウムと多結晶けい素で形成するダブルゲー
トＭＯ３−ＦＥＴからなる複合素子である。この図に示
すようにＭＯＳ−ＦＥＴ　５０のソース領域５１とＰ−
ＷｅＲＱＪ［５２はＰ−Ｎ−Ｐ−Ｎ素子のにとＰ−Ｇ領
域として動作し１Ｍ０３−ＦＥＴ５０のドレイン領域５
３はＰ−Ｎ−Ｐ−Ｎ素子のＰ−Ｇ領域５２内に新しく形
成する。

このドレイン領域５３とＰ−１ｄｅＱＱ層５２はＡＱ電
極５４により同電位になる。

さらに多結晶けい素紙抗層５５は多結晶けい素Ｇ５６と
ドレイン領域５３間にＧ−酸化膜５７を介して形成する
。第４図すはこの複合素子の等価回路図であり、ここに
示したＣ１．Ｃ２は多結晶けい素層５５−半導体基板５
８間の層とダブルゲート間のＧ−酸化膜５７に導電層を
積層することにより形成される。

更に、Ｐ−Ｎ−Ｐ−Ｎ素子のＰ−Ｇ領域５２とＫ　５１
間には又Ｒｇｋが形成される。

この各不純物領域の設置により形成され半導体基板表面
に露出するＰＮ接合端は酸素含有多結晶けい素層５９で
覆われており、又けい素酸化物６０により被覆されてい
る。この図から明らかなように各不純物領域５１．５３
．５４にＡＱ電極を形成し、その電気的接続は第４図す
にある通りであり、この光整流素子では誘電体容量だけ
を適用してｄｖ／ｄｔ酎量保護同量保護回路た例である
。

第５図には特開昭５９−１５１４６３により開示された
固体リレー及び光点弧サイリスタに適用する等価回路図
を示したが、この光点弧サイリスタのＫに接続した接合
容ｆｉＬ６１．６２と誘電体容量６３の合成容量と、Ａ
ｎｏｄｅに接続した接合容量６２の組合わせによって容
量分割回路を形成しているのが特徴である。

これは後述する第１図の本願複合型整流素子と似た構造
を持つものであるが、ＭＯＳ　−ＦＥＴとして必須の反
対導電型不純物領域ならびにダイオード（コンデンサ）
用としである導電型の不純物の導入により形成するが、
半導体基板表面に露出する接合端を被覆する絶縁物層に
はコンデンサを設置していない。

（発明が解決しようとする課題） ところで、第６図に示した等価回路図はこの第４図の考
え方を利用した光整流素子を明らかにしており、第４図
ａに示すＦＥＴの構造とほぼ同等であり、この場合はｄ
ｖ／ｄｔ耐量保護を達成するのにはＭＯＳ　−ＦＥＴの
動作を速くする必要があるので、容量分割比を大きくし
ている。このＭＯＳ−ＦＥＴの動作を決定するゲート電
圧はＶｇ（ＭＯＳ）　＝Ｃ１／　（Ｃ１＋Ｃ２）　ｘＡ
ａｎｏｄｅにより決定されるので、前述のようにこのＭ
ＯＳ　−ＦＥＴの動作を速くするのには容量分割比を太
きく　Ｖｇ（ＭＯＳ）　を速く立上がらせる必要がある
。

しかしこの容量分割比を上げると、　ＭＯＳ−ＦＥＴの
最大ゲート印加電圧も高くなるために、ゲート酸化膜の
厚さを大きくする等の対策が必要になる。

ところが、　この変更はＭＯＳ−ＦＥＴの相互コンダク
タンス等の譜特性の劣化をもたらすために当初のｄｖ／
ｄｔ耐量を保護する機能も低下する。

従って第４図すならびに第６図では容量分割回路に抵抗
６５を付加して最大印加電圧を抑制し、　ｄｖ／ｄｔ保
護に有用な周波数成分を利用するフィルタ回路としてい
るが、これではゼロクロス機能は実現できない。

一方、第５図の技術思想は第７図に示す光整流素子に具
現化されているが、これに適用したＭＯＳ−ＦＥＴでは
そのゲート保護に接合容量としても利用するツェナーダ
イオード６１が採用されている。又Ａｎｏｄａ側の容量
即ちダイオード６２も接合容量として機能するが、これ
は第３図に示すバンチスルーを利用する可変容量とする
ものである。

この第８図はｐ型不純物領域６６、６７が共存している
とき低バイアス印加時に発生する空乏層が６８゜高バイ
アス印加時に発生する空乏層６９として表示してあり、
これによりアノード電圧が高い時の分割比を押えてツェ
ナーダイオードに要求されるバックパワーを下げること
ができる。

ところで、第８図は第５図と同様な複合型整流素子の一
部の構造が示されており、６６はＮ半導体層にｐ導電型
の不純物を導入して形成する他のダイオードであり、６
７はＦＥＴ用にｐ導電型の不純物をこのＮ半導体層に導
入して形成するｐ−１ｉｅＱＱ層に相当する。従ってこ
の領域６７内には図示していないがソースならびにドレ
イン領域が形成され、更にこのＮ半導体層には整流素子
領域も設置して、そのカソードとＦＥＴ用のｐ−１ｉｅ
ＱＱ層６７とは電気的に接続して接地電位とする。更に
このＰ−ＷｅＱＩ２層６７により形成する接合部分には
寄生容量が形成されるのは通常の通りである。

高バイアス印加時には空乏層６９が延びることになり、
前述の寄生ダイオード（ｐ−リｅ（１２層）と他のダイ
オード６６が等電位になるので、結果として他のダイオ
ード６６の容量が増大したのと同等の効果を示す。

前述の説明では同一番号により異なる部品名が記載され
ているが便宜上採った手段であることを付記する。

光整流素子が受光する場合には各接合容量には光電流が
流れ、しかも他のダイオード６６の面積がツェナーダイ
オードのそれより大きいのでＭＯＳ　−ＦＥＴのゲート
電位は速く上昇する。このためにゼロクロス時間が短縮
されるのに対してトリガ特性が劣化する難点があり、負
荷を駆動する際のように高ｄｖ／ｄｔ電圧が発生する時
は問題になる。

本発明は上記欠点を除去する新規な複合型光半導体装置
を提供し、特にＭＯＳゲート保護及びツェナーダイオー
ドの消費電力削減の機能を保持したまま受光時の点弧特
性を改善することを目的とするものである。

〔発明のホη成〕

（課題を解決するための手段） この目的を達成するのに本発明では整流素子とＭＯＳ−
ＦＥＴをモノリシックに形成し、このＭＯＳ−ＦＥＴに
多少前れた位置の半導体基板にダイオードを設けてこの
ＭＯＳ−ＦＥＴに寄生して形成されるコンデンサと共に
Ｃ１，Ｃ２を構成する。更に整流素子用の反対導電型の
不純物領域とＦＥＴ用のある導電型の不純物領域を電気
的に接続し、更に又ＦＥＴ用に導入する反対導電型の不
純物領域により得られ半導体基板表面に露出する接合端
を被覆する絶縁物層に積層する導電型、ダイオード用の
ある導電型の不純物領域、他のダイオード即ちツェナー
ダイオード用のある導電型の不純物領域、及び半導体基
板表面に露出する整流素子の他のダイオード用接合端を
覆う他の絶縁物層を被覆する導電層を電気的に接続する
手法を採用する。

（作　　用） このような構造を持つ半導体素子は容量分割回路を接合
容量と誘電体容量の合成容量によって実現し、ＭＯＳゲ
ート保護とツェナーダイオードの消費電力が削減に必要
な接合容量は残したまま、その面積を小さくする。しか
も分圧比を決定する容量そのものは光による寄生効果の
ない誘電体容量により達成したものである。

（実　施　例） 第１図乃至第３図により本発明は詳述するが、第１図ａ
は本発明に係わる複合型半導体装置の概略を示す断面図
、餉１図す、ｃはこの装置の要部を拡大して示す断面図
、第２図は第１図の等価回路図、第３図はこの装置の特
性を示す図である。

この複合素子は光点弧型整流素子とＭＯＳ−ＦＥＴをシ
リコン半導体基板にモノリシックに形成した型に関し、
その概略を以下に第１図ａにより説明する。

光点弧型整流素子を形成するために、シリコンからなり
導電型の異なる半導体層を交互に重ねて半導体基板１を
準備する。図にあるようにその底部をＰ型の半導体層２
で、これにＮ型の半導体層３を重ね、ここに形成するＰ
型の半導体層４・・・内にＮ型の不純物領域を設置して
半導体基板１を構成する。

更にＰ型の半導体層２に隣接して配置するＮ型の半導体
層３１１に素子分離領域（図示せず）を形成した状態を
記載した。

このＰ型の半導体層４の一つは整流素子のベース領域４
として、他のＰ型半導体層の一つはＭＯＳ−ＦＥＴのＰ
−ＷｅＱｆ１層４として、更にＰ型の半導体層は他のダ
イオード層６として機能する。

更に整流素子のベース領域４ならびにＭＯＳ−ＦＥＴの
Ｐ−１ｊｅｌｆ１層４にはＮ導電型の不純物領域７と８
゜９、ｌＯを設置して整流素子のに７、ＭＯＳ−ＦＥＴ
のソース８ならびにドレイン９更にツェナーダイオード
１０を構成する。この各Ｐ型の半導体層にはＢ、Ｎ型の
半導体層にはＰを導入するが、その手法としてはイオン
注入法によるのが一般的である。

この不純物の導入により形成される接電端は半導体基板
１表面に露出するいわゆるプレーナ構造を採用する。

ところでこのＰ　−ＷｅｌＱ層４とＮ導電型の不純物領
域７及び８．’９．１０は前述のようにいずれもイオン
注入法で形成するのが通常であるが、このような不純物
導入に先立ってＮ導電型の半導体層３の表面に絶縁物層
１１を積層する。その手法としては公知の熱酸化法、気
相成長法（Ｃｈｅｍｉｃａｌ　ＶａｐｏｕｒＤｅｐｏｓ
ｉｔｉｏｎ以後ＣＶＤと記載する）場合によっては選択
酸化法を適宜選択する。

ＭＯＳ−ＦＥＴのゲート酸化膜１２はソースならびにド
レイン領域であるｎ型の半導体領域８，９間に位置する
Ｐ−υｅｌｌＱ　４層に積層して配置され、化学的に清
浄でかつ厚さが約１０００乃至２０００オングストロー
ムのものが好適する。

この外の絶縁物層１１即ちフィールド部分に設置するそ
れの厚さは１μｍ程度とする。

ところで、この各領域の電気的な接続としては整流素子
のＮ型領域８とＭＯＳ−ＦＩＥＴ　（７）　Ｐ４ｅＱＱ
層４に実施する。更には、ＭＯＳ−ＦＥＴのゲート電極
１９、ツェナーダイオード１０用Ｎ型領域、他のダイオ
ード層６、この他のダイオード層６とＰ−ＷｓＱＱＭ４
間に位置するＮ導電型の半導体層３の露出表面を被覆す
るフィールド絶縁物層１１上（ｖＩ電体容量）を電気的
に接続する。

具体的にはＡＱ被被膜全面に被覆後、通常の写真食刻（
Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）工
程によりパターニングして電極を完成するが、なおツェ
ナーダイオード１０と他のダイオード層６は共に逆方向
動作を行う。

このバターニング工程後はＡｆｆｉからなる第２の配線
［１３が形成され、　更に光整流素子のに７とＭＯＳ　
−ＦＥＴのＰ−Ｖｅｆｆｉｆｆｉ層４が第１の配線層１
４により接続する。加えて光整流素子のに７とＭＯＳ−
ＦＥＴのソース領域１５も連結の上でＰ−ｗｅｌｌＱ層
４↓こ接地する。

このような構造を持つ複合半導体素子の等価回路図を第
２図に示した。即ち光点弧型整流素子１６、ＭＯＳ−Ｆ
ＥＴ　１７、ツェナーダイオード１８、他のダイオード
ｙｆ３６．ツェナーダイオード、更にコンデンサとして
はこのＭＯＳ−ξＥＴ　１７に寄生するコンデンサ１８
と、更に又他のダイオード層６とＰ−１ｉｅＱＱ層４間
に位置するＮ導電型の半導体層３の露出表面を被覆する
フィールド絶縁物層１１に￥２置する第２の配線層１３
に必然的に形成されるコンデンサエ９が接続される。

このコンデンサ１８とコンデンサ１９はそれぞれ第１図
す、ｃに示すような断面構造を持っている。即ちＮ型半
導体層３表面に被覆したフィールド絶縁物ｙＰＩＪ１１
の所定の位ＵＰＥＰ工程により開口後酸化薄膜を堆積し
、更に前述のゲート電極１９及び配線層１３、１４を積
層して形成する。

ところで、ＬＥＤを光源とする光点弧型整流素子１６の
Ａ（Ａｎｏｄｅ）とに間にはツェナーダイオード１ｏ、
他のダイオード層６が直列に、この列とは並列にコンデ
ンサ１８とコンデンサ１９を夫々接続するが、更に抵抗
２０とＭＯＳ−ＦＥＴ１４が設置すると共に、抵抗２０
は光点弧型整流素子１６のに７にも接続する。

〔発明の効果〕

以上の構成を持つ複合光整流素子では縦軸にｖＧ（ＭＯ
Ｓ）のｖＺを、横軸に時間を採った第３図に示すように
２１．２２と変化することは第２図における接合容ｉ６
１．１０の面積を同等にすることにより防止できる。し
かもその有無によらずＭＯＳ−Ｇａｔｅは第３図に示す
２１の立上がり特性が保持できる。更に第２図や第３図
の他のダイオード６をツェナーダイオード１０よりも等
価的に小さくすることにより第３図に示す２３の受光特
性が得られ、従って受光時の点弧時間に余裕を増加させ
ることができる。このために本発明にかかわる複合光整
流素子ではｄｖ／ｄｔ耐量とゼロクロス特性の両方を兼
備することになる。

【図面の簡単な説明】

第１図ａは本発明に係わる複合光整流素子の概略を示す
断面図、第１図す、ｃはこの複合光整流素子の要部を示
す断面図、第２図はその等価回路図、第３図はこの装置
の特性を表す図面、第４図ａは従来の複合光整流素子の
要部を示す断面図。 第４図すはその等価回路図、第５図は他の従来例の等価
回路図、第６図は第４図の装置の考え方による等価回路
図、第７図は第５図考え方を示した等価回路図、第８図
はこの従来装置の接合動作時に発生する空乏層の状態を
明らかにした図面である。 代理人　弁理士　大　胡　典　夫 第　１　図 Ｖａ（Ｍｏｓ） 第　　３ＳＪ 第　　４　　図 第　６　図　　　　　菓　７　図

Claims (1)

【特許請求の範囲】
1. 　導電型が相違する半導体層を交互に重ねて形成する半
   導体基板と、この頂面に互いに連続しかつ隣接して設置
   する導電型が相違する不純物領域と、この中のある導電
   型の不純物領域内に反対導電型の不純物を導入して形成
   する整流素子及び電界効果型トランジスタ（以後ＦＥＴ
   と記載する）と、このＦＥＴ用に設置するある導電型の
   不純物領域内に反対導電型の不純物を導入して形成する
   ダイオードと、半導体基板頂面を構成するある導電型の
   不純物領域により形成する他のダイオードと、この整流
   素子用の反対導電型の不純物領域とＦＥＴ用のある導電
   型の不純物領域を電気的に接続する第１の配線層と、Ｆ
   ＥＴ用に導入する反対導電型の不純物領域により得られ
   半導体基板表面に露出する接合端を被覆する絶縁物層に
   積層する第１の導電層と、半導体基板表面に露出する整
   流素子用接合端と他のダイオード用接合端を覆う他の絶
   縁物層に積層する第２の導電層と、この第１及び第２の
   導電層、ダイオード用のある導電型の不純物領域ならび
   に他のダイオード用のある導電型の不純物領域を電気的
   に接続する第２の配線層を具備することを特徴とする複
   合型光半導体装置。