JPH01276257A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１通信装置によるデータ等の送受信を制御する
通信制御装置に関する。

［従来の技術］ 各種情報を伝送する従来の通信系では、例えば第１２図
に示すように１通信用のＣＰＵ１に接続した信号ライン
２にＬＳＩから成る通信制御装置３と記憶装置（ＲＡＭ
）４を接続し、ＣＰＵ１を含む通信装置から送信するデ
ータ及び他の通信装置から受信したデータをＲＡＭ４に
一時蓄えるようにしている。ここで１通信制御装置３は
１通信用バッファとして使用されるＲＡＭ４への書込み
又はＲＡＭ４からの読出しを制御する機能を有する。

［発明が解決しようとする課題］ しかしながら、このような従来の通信系にあっては、記
憶手段であるＲＡＭ４をＣＰＵ１と通信制御装置３が共
用するため、伝送誤りが生じた場合すなわち送受信が正
常に行われなかった場合、その誤り回復のためにＲＡＭ
４に対し直接アクセスして再通信を行う特別のＤＭＡ　
（ダイレクト・メモリ・アクセス）コントローラ５が必
要であった。しかも、このＤＭＡコントローラ５を動作
させるため、ＣＰＵ　１の通信処理能力が低下するとい
う問題点があった。

本発明は、かかる問題点に鑑みてなされたものであり、
上記のようなりＭＡコントローラを必要とせず、ＣＰＵ
の通信処理能力を低下させない通信制御装置を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明は、ＣＰＵを含む通信装置と記憶装置に接続され
、ＣＰＵによる記憶装置へのデータ書込み又は記憶装置
からの読出しを制御する通信制御装置であって、記憶装
置の書込み又は読出し可能なアドレスを示すアドレス指
示部と、所定の制御手順に従って該アドレス指示部を制
御する制御部とを備えたことを特徴とする。

また１本発明の通信制御装置は、送信又は受信中ＣＰＵ
からのデータ書込み又は読出し要求な禁止し、一定の通
信処理が終了した時に所定のＡＣＫ信号を出力すること
で要求禁止を解除する制御部を備えて構成される。

［作用］ 上記のアドレス指示部と制御部とを備えた通信制御装置
によれば、送信又は受信中ＣＰＵに対して制御部から所
定の信号を出力し、記憶装置への書込み或は記憶装置か
らの読出しを制限する。そして、送受信が正常に行われ
た場合は、アドレス指示部の送信又は受信ポインタをラ
ッチし、そのポインタの値で示されるアドレスまで記憶
装置をＣＰＵに解放する。これにより、ＣＰＵはデータ
の書込み又は読出しを行うことができる。一方、送受信
が正常に行われなかった場合には、記憶装置をＣＰＵに
解放することな（、送信又は受信ポインタを送受信前の
値に戻し、再度送信又は受信を行う。

また、制御部は、ＡＣＫ信号によって記憶装置に対する
書込み及び読出しを調整し、通信処理を円滑にすること
ができる。

［実施例］ 第１図に本発明の実施例として示した通信制御装置ｌＯ
は、通信装置のＣＰＵ１とＲＡＭ４に接続され、ＣＰＵ
１によるＲＡＭ４へのデータ書込み又はＲＡＭ４からの
データ読出しを制御するものであり、その構成要素とし
て制御部１１．インタフェース１２及び１３、アドレス
指示部１４、送信コントローラ１５、Ｐ／Ｓ変換部１６
．５／Ｐ変換部１７及び受信コントローラ１８を備えて
いる。

制御部１１は、装置全体の動作を制御するもので、マイ
クロプログラムを内蔵している。この制御部１１とＣＰ
Ｕ　１とは、ＣＰＵＩに対し割込み信号やＢＵＳＹ信号
（後述）等を送るための信号線２１及び２２．ＣＰＵＩ
からの制御指令をインタフェース１２に入力する制御信
号線２３．ＣＰＵ１から出力されるアドレス信号をイン
タフェース１２に入力するアドレスバス２４等で接続さ
れる。インタフェース１２は、制御部１１に接続した信
号線２５及び２６により、ＣＰＵ１からのデータ書込み
要求及びデータ読出し要求を入力する。

また、制御部１１は、アドレス指示部１４に接続した信
号４！２７に後述の送信又は受信制御信号を出力すると
共に、ＲＡＭ４に接続した信号線２８にＲＡＭへの書込
み及びＲＡＭからの読出しを制御する信号を出力する。

インタフェース１３は、データバス２９を介してＣＰＵ
　１及びＲＡＭ４に接続される。

アドレス指示部１４は、ＲＡＭ４のデータ書込み又は読
出し可能なアドレスを示すもので、アドレスバス３０に
よりＲＡＭ４に接続される。その構成と作用については
後述する。

Ｐ／Ｓ変換部１６は、伯の通信装置に送信するデータ等
のパラレル信号をシリアル信号に変換する回路から成り
、Ｓ／Ｐ変換部１７は、他の通信装置から受信したデー
タ等のシリアル信号をパラレル信号に変換する回路から
成る。これらの変換回路は、データバス３１によりＲＡ
　Ｍ　４に接続される。

送信コントローラ１５は、Ｐ／Ｓ変換部１６の動作を制
御するもので、制御部１１から送られる送信指令に従っ
て、ＲＡＭ４から取り出されたデータをＰ／Ｓ変換部１
６にてパラレル信号に変換し、送信信号として出力する
と共に、その送信が完了したとき制御部１１に送信完了
信号を送る。

また、受信コントローラ１８は、Ｓ／Ｐ変換部１７の動
作を制御するもので、制御部１１から送られる受信指令
に従って、他の通信装置から送られた信号をＳ／Ｐ変換
部１７にてシリアル信号に変換し、受信信号としてデー
タバス３１に出力すると共に、制御部１１に対し受信開
始、終了等を通知する。

次に第２図に示すように、アドレス指示部１４は、送信
ポインタ４１．ＣＰＵ書込みポインタ４２、受信ポイン
タ４３及びＣＰＵ読出しポインタ４４を備えている。こ
れらのポインタからの出力は、マルチプレクサから成る
切替回路４５にて選択的に切り替えられ、ＲＡＭアドレ
ス信号としてＲＡＭ４に送られる。

また、制御部１１から出力される送信制御信号ＴＸＲＥ
Ｇ及び受信制御信号ＮＦＥＮＤに応じて送信ポインタ４
１及び受信ポインタ４３の出力をラッチするラッチ回路
４６及び４７と、送信用のラッチ回路出力とＣＰＵ書込
みポインタ４２とを比較し１両者の値が一致するとき送
信ＢＵＳＹ信号を出力するコンパレータ４８と、受信用
のラッチ回路出力とＣＰＵ読出しポインタ４４とを比較
し、両者の値が一致するとき受信ＢＵＳＹ信号を出力す
るコンパレータ４９とが設けられる。コンパレータ４８
及び４９から出力される送信及び受信ＢＵＳＹ信号は、
制御部１１を介してＣＰＵ　１に送られる。

更に、各ラッチ回路４６及び４７の出力部と送信ポイン
タ４１及び受信ポインタ４３の入力部との間にそれぞれ
３ステートバツフア５１及び５２が設けられる。この３
ステートバツフアは、送信又は受信のエラー発生時に制
御部１１からの信号で開かれることにより、送信ポイン
タ４１及び受信ポインタ４３を各々のラッチ回路４６及
び４７でラッチされている値まで戻す。

第３図は、通信時にバッファとして使用されるＲＡＭ４
のエリアを示す０例えば、記憶容量が２にバイトのＲＡ
Ｍを使用する場合、送信データはアドレス０００〜３Ｆ
Ｆのエリア４ａに格納され、受信データはアドレス４０
０〜７ＦＦのエリア４ｂに格納される。これらのバッフ
ァエリアは、それぞれ循環して使用される。すなわち、
送信用バッファ４ａでは３ＦＦに到達したら次は０００
に戻り、受信用バッファ４ｂでは７ＦＦに到達したら次
は４００に戻る。。

次に、実施例の作用を説明する。

まず、送信の場合、第４図に■で示すように、アドレス
指示部１４の送信ポイント及びＣＰＵ書込みポイントを
初めに０００とする。また、制御部１１は、送信開始時
に送信用ラッチ回路４６に対して送信制御信号ＴＸＲＥ
Ｇを送り、送信ポインタ４１からの出力を０００にラッ
チする。

ここで、ＣＰＬＩ　１が送信データの書込みを開始する
と、ＣＰＵ書込みポインタ４２の値は０００から進み（
第４図■）、最終的に３ＦＦ　（第４図■）に到達する
８その次のアドレスは初めに戻って０００であるが、ラ
ッチ回路４６の出力が０００であるため、コンパレータ
４８は送信ＢＵＳＹ信号を出力する。従って、ＣＰＵ１
は送信データをＲＡＭ４の送信エリア４ａに更に書き込
むことができない。

ここで、制御部１１が、ＲＡＭ４の送信エリアに蓄えら
れたデータをデータバス３１を介してＰ／Ｓ変換部１６
に送り、シリアル信号として送信し始めると、送信ポイ
ンタ４１の値は０００から増加していく　（第４図■）
、送信メツセージが長い場合（例えばＩＫバイト以上の
場合）は、２５６バイト毎（これをフレームという）に
区切って送信するため送信ポインタ４１がＯＦＦ　（第
４図■）まで来た時、制御部１１は送信に区切りを付け
て相手局からの返事を求める。その間にも送信は続行さ
れるので、送信ポインタ４１の値は更に増大する（第４
図■）。

制御部１１は、相手局から正常受信の返事を受は取ると
、ラッチ回路４６に対して送信制御信号ＴＸＲＥＧを出
力し、ラッチ回路４６の出力を０ＦＦ（第４図■）まで
進める。これにより、コンパレータ４８は送信ＢＵＳＹ
信号を出力しな（なり、ＣＰＵ書込みポインタ４２が再
び■の方に移動してＯＦＦになるまで、すなわちＲＡＭ
４のアドレス０００からＯＦＦまで、データを書き込む
ことが可能になる。

一方、送信が正常に行われなかった場合には、制御部１
１は、３ステートバツフア５１を開くことによってラッ
チ回路４６の出力を送信ポインタ４１に送り、送信ポイ
ンタ４１を送信前の値に戻すＣ″１４１４図■して、再
度送信を行う。

上記の制御部１１による送信動作をフローチャートで示
すと、第６図のようになる。すなわち、制御部１１は、
上記のようにＲＡＭ４の送信エリアに格納されたデータ
を読み出してＰ／Ｓ変換部１６から送信する送信処理を
実行し、１フレーム（２５６バイト）毎に相手局に正常
に受信されたか否かをチエツクする。その結果、”Ｙｅ
ｓ”の場合は、前述のようにラッチ回路４６に送信制御
信号ＴＸＲＥＧを入力することにより、送信終了したバ
ッファをＣＰＵ　１に解放する。一方、相手局に正常に
受信されなかった場合には、前述のようにして送信ポイ
ンタ４１を送信前の値に戻し、再び送信処理を実行する
。

次に、受信の場合は、第５図に■で示すようにアドレス
指示部１４の受信ポインタ及びＣＰＵ読出しポインタを
初めに４００とする。また、制御部１１は、受信開始時
に受信用ラッチ回路４７に対して受信制御信号ＮＦＥＮ
Ｄを送り、受信ポインタ４３からの出力を４００にラッ
チする。

ここで、相手局から送ってくるデータをＳ／Ｐ変換部１
７にてパラレル信号に変換し、データバス３１を介して
ＲＡＭ４の受信エリア４ｂに格納する受信が始まると、
受信ポインタ４３の値は４００から増大する（第５図■
）、シかし、ラッチ回路４７の出力は４００であるため
、コンパレータ４９は受信ＢＵＳＹ信号を出力している
。従って、ＣＰＵ１がＲＡＭ４の受信エリア４ｂから受
信データを読み出すことはできない。

受信が正常に終了した時、制御部１１は、ラッチ回路４
７に対して受信制御信号ＮＦＥＮＤを出力し、４００に
保持されていたラッチ回路４７の出力を進める（第５図
■）、これにより、コンパレータ４９は受信ＢＵＳＹ信
号を出力しなくなって受信バッファが解放され、ＣＰＬ
ＩＩは、その解放されたアドレスまで受信データを読み
出すことができる。

これに対し１通信回線上にエラーが発生して受信が正常
に行われなかった場合には、制御部１１は、３ステート
バツフア５２を開いてラッチ回路４７の出力を受信ポイ
ンタ４３に送り、受信ポインタ４３を受信前の値に戻す
（第５図■）、そして、再度受信を行う。

上記の制御部１１による受信動作をフローチャートで示
すと、第７図のようになる。すなわち、制御部１１は、
上記のようにＳ／Ｐ変換部１７で受信したデータをＲＡ
Ｍ４の受信エリアに格納する受信処理を実行する。そし
て、相手局から１フレーム（２５６バイト）毎に正常受
信したか否かのチエツクを受け、正常受信の場合には、
前述のようにラッチ回路４７に受信制御信号ＮＦＥＮＤ
を入力することにより、受信終了したバッファをＣＰＵ
Ｉに解放する。一方、正常に受信できなかった場合には
、前述のようにして受信ポインタ４３を送信前の値に戻
し、再び受信処理を行う。

実施例の通信制御装置ＩＯは、上記の構成と機能を有す
ることにより、従来の通信誤り回復のために設けられて
いたＤＭＡコントローラを不要とし、ＣＰＵ１の処理能
力の低下を防止したものであるが、ＣＰＵＩとの間で通
信処理を円滑に行うため、次のようなアービトレイショ
ン（ａｒｂｉｔｒａＬｉｏｎ：仲裁）機能をも備えてい
る。

第８図は、送信又は受信されるデータの予め定めた長さ
（例えば１バイト）毎のアービトレイションを示す、詳
細には、制御部１１は前述の送受信動作を行う時、ＣＰ
Ｕ１に対してＡＣＫ　（肯定応答）を出さないことで他
の要求を禁止する。そして、アドレス指示部１４からＲ
ＡＭ４に対しＲＡＭアドレス信号を出力し、それによっ
て示される記憶エリアに対してデータ読出し又は書込み
動作を行う、そして、所定の長さのデータについて送受
信が終了した時、ＡＣＫを出すことにより、要求禁止を
解除する。

第９図は、ＣＰＵ及び制御部それ自体から出される要求
に対する制御部１１の動作を示す。

前述のように、ＣＰＵＩから出される要求としては、Ｒ
ＡＭ４への送信データの書込み要求及びＲＡＭ４からの
受信データの読出し要求がある。

また、制御部１１からの要求としては、ＲＡＭ４に格納
された送信データを取り出して送信する送信データ読出
し要求と、伝送ラインから受信したデータをＲＡＭ４に
格納する受信データ書込み要求とがある。それ故、制御
部１１は第９図に示す手順に従って次のように動作する
。

まず、ＣＰＵ１から受信データ読出し要求が出されたか
否かを判断する。その要求があったときは受信データ読
出し動作（第１０図）を実行し、要求がなければ、ＣＰ
Ｕ１からの送信データ書込み要求の有無を判断する。そ
して、書込み要求があったときは送信データ書込み動作
を実行し、書込み要求がなければ制御部１１による送信
データ読出し要求の有無を判断する。その結果、要求が
あればＲＡＭ４に格納されたデータを取り出して送信す
る動作（送信処理）を実行し、要求がなければ受信デー
タ書込み要求の有無を判断する。そして、要求があれば
受信デー、夕をＲＡＭ４に格納する動作（受信処理）を
実行し、要求がなければ初めの状態に戻る。

第１０図は、第９図においてＣＰＵＩからの要求に対す
る動作の例として、受信データ読出し要求が出された場
合の動作を示す。

初めに、前述の受信ポインタ４３に受信終了ポイントが
書き込まれているか否かを判断する。この受信終了ポイ
ントは、第１１図に示すように、受信終了した時すなわ
ち伝送ラインから受信したデータのＲＡＭへの書込みが
終了した時、書き込まれるものである。

この受信終了ポイントが書き込まれていなければ、ＡＣ
Ｋを出しく要求禁止を解除し）、受信終了ポイントが書
き込まれているときは、受信終了ポイントがＣＰＵ読出
しポインタ４４の値と一致したかどうかを判断する。そ
の結果、”ＮＯ”ならばＡＣＫを出し、”Ｙｅｓ”なら
ば次の受信終了ポイントの書込みの有無を判断する。そ
して、次の受信終了ポイントの書込みがなければメツセ
ージ終了を出力し、次の受信終了ポイントの書込みがあ
れば、メツセージ終了及び次のメツセージ有りを出力す
る。その後、次の受信終了ポイントに移動し。

上記のＡＣＫを出して動作終了となる。

実施例の通信制御装置ＩＯは、上記のアービトレイショ
ン機能により、ＣＰＵ　１との間でＲＡＭ４に対する書
込み及び読出しを調整することができる。

以上、本発明の実施例について説明したが、本発明はこ
れに限られない０例えば、通信制御装置のハードウェア
や処理手順は１通信制御装置を使用する通信システムの
構成や条件等に応じて適宜に設計できる。

［発明の効果１ 本発明の通信制御装置は以上のように構成されるから、
次の効果を奏する。すなわち、上記のアドレス指示部と
制御部とを備えたことにより、記憶装置に対する書込み
や読出しを適切に実行し、特に、送受信が正常に行われ
なかった場合には、誤り回復のために必要な処理をＣＰ
ＬＪの通信処理能力を低下させずに行うことができ、従
来のＤＭＡコントローラが不要である。

また、上記のアービトレイション機能により、ＣＰＵと
の間で記憶装置に対する書込み及び読出しを調整し、通
信処理を円滑に行うことができる

【図面の簡単な説明】

第１図は本発明の実施例の構成図、 第２図は実施例のアドレス指示部の構成を示すブロック
図、 第３図は記憶装置（ＲＡＭ）のバッファエリアを示す図
、 第４図及び第５図はそれぞれ送信時及び受信時のアドレ
スポインタの動作を示す図、 第６図及び第７図はそれぞれ実施例の送信及び受信動作
を示すフローチャート、 第８図は実施例のアービトレイション機能を示すフロー
チャート、 第９図はデータ読出し又は書込み要求に対する制御部の
動作を示すフローチャート、 第１Ｏ図はＣＰＵから受信データ読出し要求が出された
場合の動作を示すフローチャート、第１１図は伝送ライ
ンからデータを受信した場合の動作を示すフローチャー
ト、 第１２図は従来の通信系を示す図である。 １−−−−ＣＰ　Ｕ、　　　２−−ｍ−信号ライン、３
−一一一通信制御装置、　４−−−−ＲＡ　Ｍ、５−−
一−Ｄ　Ｍ　Ａコントローラ、 １０−−−一通信制御装置、　　１１−−−一制御部。 １２．１３−−−−インタフェース。 １４−−−−アドレス指示部、 １５−−ｍ−送信コントローラ。 １６−−−−Ｐ／Ｓ変換部。 １７−−−−Ｓ／Ｐ変換部、 １８−一−−受信コントローラ。 第２図 第４図 第５図 第９図 第１０図

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵを含む通信装置と送信又は受信データを記
   憶する記憶装置に接続され、前記ＣＰＵによる記憶装置
   へのデータ書込み又は記憶装置からのデータ読出しを制
   御する通信制御装置において、前記記憶装置のデータ書
   込み又は読出し可能なアドレスを示すアドレス指示部と
   、所定の制御手順に従って該アドレス指示部を制御する
   制御部とを備えたことを特徴とする通信制御装置。
2. （２）ＣＰＵを含む通信装置と送信又は受信データを記
   憶する記憶装置に接続され、前記ＣＰＵによる記憶装置
   へのデータ書込み又は記憶装置からのデータ読出しを制
   御する通信制御装置において、送信又は受信中は前記Ｃ
   ＰＵからのデータ書込み又は読出し要求を禁止し、一定
   の通信動作が終了した時に所定のＡＣＫ信号を出力する
   ことで要求禁止を解除する制御部を備えたことを特徴と
   する通信制御装置。