JPH01270103A - デジタルサーボ回路 - Google Patents

デジタルサーボ回路

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JPH01270103A
JPH01270103A JP9977288A JP9977288A JPH01270103A JP H01270103 A JPH01270103 A JP H01270103A JP 9977288 A JP9977288 A JP 9977288A JP 9977288 A JP9977288 A JP 9977288A JP H01270103 A JPH01270103 A JP H01270103A
Authority
JP
Japan
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circuit
signal
cycle
measured
time
Prior art date
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Pending
Application number
JP9977288A
Other languages
English (en)
Inventor
Narikazu Tanaka
成和 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルサーボ回路に関する。
〔従来の技術〕
この種のサーボ回路の従来例を第３図に示す。
周期計測回路３０２，３０３，３０４，３０５は、入力
端子群３０１の周期を各々計数し出力する。
比較回路３０６，３０７，３０８，３０９は、周期計測
回路３０２，３０３，３０４，３０５の出力とあらかじ
め設定した基準周期データと比較し結果を出力値生成回
路３１４，３１５，３１６゜３１７を通して出力する。
〔発明が解決しようとする課題〕
上述した従来のサーボ回路は、各々の入力について周期
計測回路をもち、常に周期計測回路の示す値を基準値と
比較して誤差を出力する動作をする回路構成となってい
るので、常に多くの消費電流を必要とするという欠点が
ある。
〔課題を解決するための手段〕
本発明のデジタルサーボ回路は、基準時間発生回路と、
該基準時間を被計測信号に同期して保持する時間保持回
路と、該保持回路出力をデータバスで接続する中央処理
装置（ＣＰＵ）と、該中央処理装置（ＣＰＵ）によって
制御可能なＲＡＭ及びＲＯＭと、前記中央処理装置（Ｃ
ＰＵ）の演算結果の誤差データを出力する出力回路を有
している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の図、第２図は第１区の一実
施例における処理フローを示した図である。１０１は基
準時間発生回路で、入力端子群１０３から入力される信
号の周期を計測するための基準時間を発生する。基準時
間発生回路１０１は入力端子群１０３から入力される信
号には関係無く動作し続ける。１０２は時間保持回路で
、入力端子群１０３から入力される信号のエッヂに同期
して基準時間発生回路１０１の発生する基準時間を取り
込み保持する。保持した値はＣＰＵ　１０４からの要求
でデータバス１０７に出力する。１０４はＣＰＵで、デ
ータバス１０７に接続されていてＲＯＭＩ　Ｏ５，ＲＡ
ＭＩ　０６の制御及びデータの演算をする。１０５はＲ
ＯＭで、データバス１０７に接続されていてサーボの制
御の基準周期データを記憶している。１０６はＲＡＭで
、データバス１０７に接続されていてＣＰＵ１０４が被
計測信号の周期を計測するための時間保持回路が一周期
前に保持していた時間データを記憶している。
１０８は出力回路で、データバス１０７に接続されてい
てＣＰＵ　１０４が出力する誤差データを出力端子群１
０９に出力する。入力端子群１０３より周期被計測信号
が入力されると、時間保持回路１０２は基準時間発生回
路１０１がその時発生している時間データを取り込み保
持する。次にＣＰＵ１０４は時間保持回路１０２が保持
した時間データと、ＲＡＭ１０６が記憶している被計測
信号の一周期前の時間データを比較して被計測信号の周
期を算出する。次にＣＰＵ１０４は算出した周期とＲＯ
ＭＩ　０５が記憶しているサーボの制御の基準周期デー
タを比較して被計測信号の周期の基準周期からの誤差を
算出する。この誤差は出力回路１０８によって出力端子
群１０９に出力される。時間保持回路１０２が保持して
いる時間データはＲＡＭ１’０６に転送され記憶されて
サーボ回路の動作は終了する。このサーボ回路の動作は
、次に入力端子群１０３に信号が入力されるまでは基準
時間発生回路１０１のみが動作し、他の回路は動作しな
い。
〔発明の効果〕
以上説明したように本発明は、入力端子に入力される信
号のエッヂから次のエッヂまでの期間には、基準時間発
生回路しか動作させないため、著しく低消費電流のサー
ボ回路を実現できる効果がある。
【図面の簡単な説明】
第１図は本発明のデジタルサーボ回路の一実施例を示す
図、第２図は第１図の一実施例における処理フローを示
す図、第３図はデジタルサーボ回路の従来例を示す図で
ある。 １０１・・・・・・基準時間発生回路、１０２・・印・
時間保持回路、１０３，３０１・・・・・・入力端子群
、１０４・・・・・・ＣＰＵ、１０５・・・・・・ＲＯ
Ｍ、１０６・旧・・ＲＡＭ、１０７・・・・・・データ
バス、１０８・・・・・・出力回路、１０９．３１８・
・・・・・出力端子群、３０２，３０３゜３０４．３０
５・・・・・・周期計測回路、３０６，３０７゜３０８
．３０９・・・・・・比較回路、３１０，３１１゜３１
２．３１３・・・・・・基準周期データ記憶回路、３１
４．３１５，３１６，３１７・・・・・・出力値生成回
路。 代理人　弁理士　　内　原　　　音 石１図 ｊρ２

Claims (1)

    【特許請求の範囲】
  1. 　デジタルサーボ回路において、基準時間発生回路と、
    該基準時間を被計測信号に同期して保持する時間保持回
    路と、該保持回路出力をデータバスで接続する中央処理
    装置と、該中央処理装置によって制御可能なＲＡＭ及び
    ＲＯＭと、前記中央処理装置の演算結果の誤差データを
    出力する出力回路を以って構成するデジタルサーボ回路
    。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53128238A (en) * 1977-04-15 1978-11-09 Toshiba Corp Velocity test system
JPS62157528A (ja) * 1985-12-28 1987-07-13 Omron Tateisi Electronics Co 高速検査用コントロ−ラ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53128238A (en) * 1977-04-15 1978-11-09 Toshiba Corp Velocity test system
JPS62157528A (ja) * 1985-12-28 1987-07-13 Omron Tateisi Electronics Co 高速検査用コントロ−ラ

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