JPS6061816A - 電源制御回路方式 - Google Patents
電源制御回路方式Info
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- JPS6061816A JPS6061816A JP58168586A JP16858683A JPS6061816A JP S6061816 A JPS6061816 A JP S6061816A JP 58168586 A JP58168586 A JP 58168586A JP 16858683 A JP16858683 A JP 16858683A JP S6061816 A JPS6061816 A JP S6061816A
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- power
- peripheral device
- power supply
- power control
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices for plural loads
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、電子機器の本体装置と周辺装置の電源ユニッ
ト群に対する電源制御の電源制御回路方式に関する。
ト群に対する電源制御の電源制御回路方式に関する。
伽） 技術の背景
近来、情報処理装置や情報通信処理装置等の電子機器の
高性能化と機能拡充に伴い、電子機器の電源制御系統も
、より高度化、高性能化する傾向にあり、これ等電子機
器電源制御系統の電源制御は、電子機器の構成規模にも
よるが、電源の投入切断制御から電源電圧電流の監視制
御、電源系統２周辺装置、入出力装置等の保安警報等の
諸機能を受け持っており１周辺装置や入出力装置等の制
御台数が増加するに従い、電源制御がより複雑化し且つ
高性能が要求されている。
高性能化と機能拡充に伴い、電子機器の電源制御系統も
、より高度化、高性能化する傾向にあり、これ等電子機
器電源制御系統の電源制御は、電子機器の構成規模にも
よるが、電源の投入切断制御から電源電圧電流の監視制
御、電源系統２周辺装置、入出力装置等の保安警報等の
諸機能を受け持っており１周辺装置や入出力装置等の制
御台数が増加するに従い、電源制御がより複雑化し且つ
高性能が要求されている。
電子機器の大型機種においては、これ等の電源制御系統
を本体制御系統と従属制御系統とに区分して制御する方
式が多く採用されているが、中小型機種においては設備
投資額と採算性を考慮し。
を本体制御系統と従属制御系統とに区分して制御する方
式が多く採用されているが、中小型機種においては設備
投資額と採算性を考慮し。
一括して電源制御を行い、その本体装置の本体電源ユニ
ットと周辺装置の周辺装置電源ユニ・ノドの電源投入切
断も、一括して制御する方式が一般的に採用されている
。
ットと周辺装置の周辺装置電源ユニ・ノドの電源投入切
断も、一括して制御する方式が一般的に採用されている
。
（Ｃ１従来技術と問題点
従来の、この種の中小型機種の電源制御方式について以
下説明する。第１図に従来の電源投入切断の制御回路構
成ブロック図を示す。本体装置電源ユニット群１ａ−４
ｎ （以下ＭＦ−ＰＷＲ１ａ−４ｎと略称する）と９周
辺装置電源ユニット群２ａ−−−２ｎ （以下１ ／
０ＰＷＲ２ａ−−−２ｎと略称する）の電源投入切断を
制御する電源制御回路は、電源投入切断指示信号を受信
するオン／オフインターフニス部３ （以下０Ｎ１０Ｆ
ＦＩＮＦ−３と略称する）と、受信した電源投入切断指
示信号により電源投入切断信号を作成するオン／オフ受
付ゲート回路４ （以下ＧＡＴＥ−４と略称する）と、
ＧＡＴＥ−４から送出された電源投入切断信号を保持
するモードフリップフロップ回路５（以下ＦＦ−５と略
称する）と、 ＭＰ−ＰＷＲｌａ−４ｎとｌ１０ＰＷＲ
２ａ−−−２ｎの電源投入切断のシーケンス制御を行う
シフトレジスタ６ （以下ＲＥＧ６と略称する）と、
ＭＰ−ＰＷＲｌａ−１０に対して信号の送受信を行う本
体電源ユニットインターフェス部７ （以下ＭＦＰＷＲ
−ＩＮＦ７と略称する）と、ｌ１０Ｐ讐Ｒ２ａ−２ｎに
対して信号の送受信を行う周辺装置電源ユニットインタ
ーフェス部８（以下１１０Ｐ畦−ＩＮＦ−８と略称する
）、並びに、 ＲＥＧ６のシーケンス用クロックを作成
する基本クロック発生回路９と、カウンタ１０で構成さ
れる。
下説明する。第１図に従来の電源投入切断の制御回路構
成ブロック図を示す。本体装置電源ユニット群１ａ−４
ｎ （以下ＭＦ−ＰＷＲ１ａ−４ｎと略称する）と９周
辺装置電源ユニット群２ａ−−−２ｎ （以下１ ／
０ＰＷＲ２ａ−−−２ｎと略称する）の電源投入切断を
制御する電源制御回路は、電源投入切断指示信号を受信
するオン／オフインターフニス部３ （以下０Ｎ１０Ｆ
ＦＩＮＦ−３と略称する）と、受信した電源投入切断指
示信号により電源投入切断信号を作成するオン／オフ受
付ゲート回路４ （以下ＧＡＴＥ−４と略称する）と、
ＧＡＴＥ−４から送出された電源投入切断信号を保持
するモードフリップフロップ回路５（以下ＦＦ−５と略
称する）と、 ＭＰ−ＰＷＲｌａ−４ｎとｌ１０ＰＷＲ
２ａ−−−２ｎの電源投入切断のシーケンス制御を行う
シフトレジスタ６ （以下ＲＥＧ６と略称する）と、
ＭＰ−ＰＷＲｌａ−１０に対して信号の送受信を行う本
体電源ユニットインターフェス部７ （以下ＭＦＰＷＲ
−ＩＮＦ７と略称する）と、ｌ１０Ｐ讐Ｒ２ａ−２ｎに
対して信号の送受信を行う周辺装置電源ユニットインタ
ーフェス部８（以下１１０Ｐ畦−ＩＮＦ−８と略称する
）、並びに、 ＲＥＧ６のシーケンス用クロックを作成
する基本クロック発生回路９と、カウンタ１０で構成さ
れる。
第１図において、 ＭＦ−ＰＷＲｌａ−４ｎ及びｌ１０
ＰＷＲ２ａ＝−−−２ｎの電源投入指示指令により、
０Ｎ１０ＦＦＩＮＦ−３より電源投入指示信号をＧＡＴ
Ｅ−４に送出し、電源投入指示信号が入力されたＧＡＴ
Ｅ−４から電源投入信号を送出し、この電源投入信号を
ＦＦ−５で保持し、 ＦＦ−５からの投入信号により、
ＲＥＧ６の電源投入シーケンス制御を作動し、、 Ｒ
ＥＧ６のシーケンス制御によりＭＦＰＷＩｉ−ＩＮＦ７
を介してＭＦ−ＰＷＲｌａ−４ｎの各電源ユニットと、
ｌ１０ＰＷＲ−ＩＮＦ−８を介してＩ ／ ０ＰＷＲ２
ａ−２ｎの各電源ユニットに、順次電源を投入する。
ＰＷＲ２ａ＝−−−２ｎの電源投入指示指令により、
０Ｎ１０ＦＦＩＮＦ−３より電源投入指示信号をＧＡＴ
Ｅ−４に送出し、電源投入指示信号が入力されたＧＡＴ
Ｅ−４から電源投入信号を送出し、この電源投入信号を
ＦＦ−５で保持し、 ＦＦ−５からの投入信号により、
ＲＥＧ６の電源投入シーケンス制御を作動し、、 Ｒ
ＥＧ６のシーケンス制御によりＭＦＰＷＩｉ−ＩＮＦ７
を介してＭＦ−ＰＷＲｌａ−４ｎの各電源ユニットと、
ｌ１０ＰＷＲ−ＩＮＦ−８を介してＩ ／ ０ＰＷＲ２
ａ−２ｎの各電源ユニットに、順次電源を投入する。
次に、電源切断指示指令により、 ０Ｎ１０ＦＦＩＮＦ
〜３より電源切断指示信号をＧＡＴＥ−４に送出し、電
源切断指示信号が入力されたＧＡＴＥ−４から電源切断
信号を送出し、この電源切断信号をＦＦ−５で保持し、
ＦＦ−５からの切断信号によりＲＥＧ６の電源切断シ
ーケンス制御を作動し、 ＲＥＧ６のシーケンス制御に
より。
〜３より電源切断指示信号をＧＡＴＥ−４に送出し、電
源切断指示信号が入力されたＧＡＴＥ−４から電源切断
信号を送出し、この電源切断信号をＦＦ−５で保持し、
ＦＦ−５からの切断信号によりＲＥＧ６の電源切断シ
ーケンス制御を作動し、 ＲＥＧ６のシーケンス制御に
より。
ｌ１０ＰＷＲ−ＩＮＦ−８を介してＩ ／ ０ＰＷＲ２
ａ−２ｎの各電源ユニットと、 ＭＦＰＷＲ−ＩＮＦ７
を介して肝−ＰＷＲｌａ−４ｎの各電源ユニットの電源
を、順次切断する。
ａ−２ｎの各電源ユニットと、 ＭＦＰＷＲ−ＩＮＦ７
を介して肝−ＰＷＲｌａ−４ｎの各電源ユニットの電源
を、順次切断する。
第３図に従来の回路における電源投入切断のタイムチャ
ート図を示す。ＭＦ側は本体装置のＭＰ−ＰＷＲｌａ−
−１ｎ、Ｉ ／ Ｏ側はＩ ／ ０ＰＷＲ２ａ−２ｎの
タイムチャートを示し、電源投入のオン指令で、 ＭＦ
−ＰＷＲｌａ−ＭＦ−ＰＷＲｌｂと、順次ＲＥＧ６のシ
ーケンス制御により電源を投入し、 ＭＦ−ＰＷＲｌｎ
の電源投入終了後、ｌ１０ＰＷＲ２ａ−＝、、Ｉ ／
０ＰＷＲ２ｂと、順次電源を投入し、最後のｌ１０ＰＷ
Ｒ２ｎの電源を投入して装置が稼働状態に入る。次に、
電源切断のオフ指令で、電源投入順序と逆順にＲＥＧ６
のシーケンス制御により、ｌ１０ＰＷＲ２ｎ−−ｌ１０
ＰＷＲ２ｎ−１の順に電源を切断し、ｌ１０ＰＷＲ２ａ
の電源切断終了後、 ＭＰ−ＰＷＲｌｎ−ＭＰ−ＰＷＲ
ｌｂの順に電源を切断し、最後に肝−ＰＷＲｌａの電源
を切断して装置全ての稼働を停止する。
ート図を示す。ＭＦ側は本体装置のＭＰ−ＰＷＲｌａ−
−１ｎ、Ｉ ／ Ｏ側はＩ ／ ０ＰＷＲ２ａ−２ｎの
タイムチャートを示し、電源投入のオン指令で、 ＭＦ
−ＰＷＲｌａ−ＭＦ−ＰＷＲｌｂと、順次ＲＥＧ６のシ
ーケンス制御により電源を投入し、 ＭＦ−ＰＷＲｌｎ
の電源投入終了後、ｌ１０ＰＷＲ２ａ−＝、、Ｉ ／
０ＰＷＲ２ｂと、順次電源を投入し、最後のｌ１０ＰＷ
Ｒ２ｎの電源を投入して装置が稼働状態に入る。次に、
電源切断のオフ指令で、電源投入順序と逆順にＲＥＧ６
のシーケンス制御により、ｌ１０ＰＷＲ２ｎ−−ｌ１０
ＰＷＲ２ｎ−１の順に電源を切断し、ｌ１０ＰＷＲ２ａ
の電源切断終了後、 ＭＰ−ＰＷＲｌｎ−ＭＰ−ＰＷＲ
ｌｂの順に電源を切断し、最後に肝−ＰＷＲｌａの電源
を切断して装置全ての稼働を停止する。
従ワて、この従来の電源投入切断回路において。
本体装置の処理機能や主記憶機能等の本体機能を単独に
チェックするため２本体装置のみを稼働状態にして使用
したい時であっても１周辺装置の電源ユニット群まで全
て電源が投入され、電力を無駄に消費する欠点を有して
いた。
チェックするため２本体装置のみを稼働状態にして使用
したい時であっても１周辺装置の電源ユニット群まで全
て電源が投入され、電力を無駄に消費する欠点を有して
いた。
（ｄｌ 発明の目的
本発明は、この従来の欠点を解決することを目的として
いる。
いる。
（ｅ） 発明の構成
上記目的は、電子機器を統轄する本体装置の複数の電源
ユニット群の電源を制御する本体電源制御部と１周辺装
置の複数の電源ユニット群の電源を制御する周辺装置電
源制御部と、電源制御信号を作成する電源制御信号作成
手段を有する電源制御装置であって、電源制御信号を作
成し前記本体電源制御部と前記周辺装置電源制御部を作
動させる前記電源制御信号作成手段により、前記周辺装
置電源制御部による電源制御よりも、前記本体電源制御
部による電源制御を優先して作動するよう構成した本発
明によって達成される。
ユニット群の電源を制御する本体電源制御部と１周辺装
置の複数の電源ユニット群の電源を制御する周辺装置電
源制御部と、電源制御信号を作成する電源制御信号作成
手段を有する電源制御装置であって、電源制御信号を作
成し前記本体電源制御部と前記周辺装置電源制御部を作
動させる前記電源制御信号作成手段により、前記周辺装
置電源制御部による電源制御よりも、前記本体電源制御
部による電源制御を優先して作動するよう構成した本発
明によって達成される。
即ち１本体装置の電源ユニット群の電源投入切断か２周
辺装置の電源ユニット群の電源投入切断かを作成する電
源制御信号作成手段により１本体装置と周辺装置の電源
ユニット群の電源投入切断指示が同時にきた時は２本体
電源ユニット群に電源を投入後１周辺装置電源ユニット
群に電源を投入し、切断時は本体電源ユニット群と周辺
装置電源ユニット群の切断を同時に行い９本体電源ユニ
ット群が投入されている時のみ周辺装置の電源ユニット
群の電源投入切断を有効にし２本体電源ユニット群切断
指示がきた時は１本体電源ユニット群と周辺装置電源ユ
ニット群両方とも切断するよう制御される。従って１本
体装置の各種機能チェック時に２周辺装置の複数の電源
ユニ・？ト群に電力を供給せずに行うことができ２周辺
装置の電源ユニット群の電力を消費しない電力節減方法
を提供するものである。
辺装置の電源ユニット群の電源投入切断かを作成する電
源制御信号作成手段により１本体装置と周辺装置の電源
ユニット群の電源投入切断指示が同時にきた時は２本体
電源ユニット群に電源を投入後１周辺装置電源ユニット
群に電源を投入し、切断時は本体電源ユニット群と周辺
装置電源ユニット群の切断を同時に行い９本体電源ユニ
ット群が投入されている時のみ周辺装置の電源ユニット
群の電源投入切断を有効にし２本体電源ユニット群切断
指示がきた時は１本体電源ユニット群と周辺装置電源ユ
ニット群両方とも切断するよう制御される。従って１本
体装置の各種機能チェック時に２周辺装置の複数の電源
ユニ・？ト群に電力を供給せずに行うことができ２周辺
装置の電源ユニット群の電力を消費しない電力節減方法
を提供するものである。
ｆｆｌ 発明の実施例
以下２本発明による一実施例を説明する。第２図は本発
明による電源投入切断の制御回路構成ブロック図を示し
１本図において、同一対象物は第１図と同一符号で示す
。１１はカウンタ、１２はオン／オフインターフニス部
（以下０Ｎ１０ＦＦＩＮＦ１２と略称する）、１３はオ
ン／オフ受付ゲート回路（以下ＧＡＴＥ１３と略称する
）、１４は本体モードフリップフロップ回路（以下ＭＰ
−ＦＦ４４と略称する）、１５は本体電源ユニットシフ
トレジスタ（以下ＭＦ−ＲＥＧ１５と略称する）、１６
は周辺装置モードフリップフロップ回路（以下ｒ１０−
ＦＦ１６と略称する）、１７は周辺装置電源ユニットシ
フトレジスタ（以下１１０ｆ？ＥＧ１７と略称する）を
示す。カウンタ１１からのシーケンス用信号は、 ＭＦ
−ＲＥＧ１５とｌ１０ＲＥＧ１７に供給される。
明による電源投入切断の制御回路構成ブロック図を示し
１本図において、同一対象物は第１図と同一符号で示す
。１１はカウンタ、１２はオン／オフインターフニス部
（以下０Ｎ１０ＦＦＩＮＦ１２と略称する）、１３はオ
ン／オフ受付ゲート回路（以下ＧＡＴＥ１３と略称する
）、１４は本体モードフリップフロップ回路（以下ＭＰ
−ＦＦ４４と略称する）、１５は本体電源ユニットシフ
トレジスタ（以下ＭＦ−ＲＥＧ１５と略称する）、１６
は周辺装置モードフリップフロップ回路（以下ｒ１０−
ＦＦ１６と略称する）、１７は周辺装置電源ユニットシ
フトレジスタ（以下１１０ｆ？ＥＧ１７と略称する）を
示す。カウンタ１１からのシーケンス用信号は、 ＭＦ
−ＲＥＧ１５とｌ１０ＲＥＧ１７に供給される。
第２図において、 ＭＦ−ＰＷＲｌａ−４ｎとＩ ／
０ＰＷＲ２ａ−２０への電源投入指示指令により、 ０
Ｎ１０ＦＦＩＮＦ１２より本体電源投入指示信号と周辺
装置電源投入指示信号をＧＡＴＥ１３に送出する。ＧＡ
ＴＥ１３に入力された本体電源投入指示信号により、
ＧＡＴＥ１３から本体電源投入信号を肝−ＦＦ４４に送
出し、この本体電源投入信号をＭＰ−ＦＦ−１４で保持
し、 ＭＰ−ＲＥＧ１５に投入信号を送出し、 ＭＦ−
ＦＦ−１４からの投入信号により、 ＭＦ−ＲＥＧ１５
の電源投入シーケンス制御を作動し、 ＭＰ−ＲＥＧ１
５のシーケンス制御により、 ＭＦＰＷＲ−ＩＮＦ７を
介して肝−ＰＷＲｌａ−４ｎの各電源ユニットに順次電
源を投入する。また、 ＧＡＴＥ１３に入力された周辺
装置電源投入指示信号により、 ＧＡＴＥ１３から周辺
装置電源投入信号をＴ１０−ＦＦ１６に送出し、この周
辺装置電源投入信号をｌ１Ｏ−ＦＦ１６で保持し、ｌ１
０１？ＥＧ１７に投入信号を送出し、ｌ１Ｏ−ＦＦ１６
からの検出信号により ｌ１０ＲＥＧ１７の電源投入シ
ーケンス制御を作動し、 ｌ１０ＲＥＧ１７のシーケン
ス制御により、 ＭＰ−ＰＷＲｌａ−４ｎへの電源投入
完了後、ｌ１０ＰＷＲ−ＩＮＦ−８を介しテＩ／ ＯＰ
Ｗ Ｒ２ａ−２ｎの各電源ユニットに順次電源を投入
する。
０ＰＷＲ２ａ−２０への電源投入指示指令により、 ０
Ｎ１０ＦＦＩＮＦ１２より本体電源投入指示信号と周辺
装置電源投入指示信号をＧＡＴＥ１３に送出する。ＧＡ
ＴＥ１３に入力された本体電源投入指示信号により、
ＧＡＴＥ１３から本体電源投入信号を肝−ＦＦ４４に送
出し、この本体電源投入信号をＭＰ−ＦＦ−１４で保持
し、 ＭＰ−ＲＥＧ１５に投入信号を送出し、 ＭＦ−
ＦＦ−１４からの投入信号により、 ＭＦ−ＲＥＧ１５
の電源投入シーケンス制御を作動し、 ＭＰ−ＲＥＧ１
５のシーケンス制御により、 ＭＦＰＷＲ−ＩＮＦ７を
介して肝−ＰＷＲｌａ−４ｎの各電源ユニットに順次電
源を投入する。また、 ＧＡＴＥ１３に入力された周辺
装置電源投入指示信号により、 ＧＡＴＥ１３から周辺
装置電源投入信号をＴ１０−ＦＦ１６に送出し、この周
辺装置電源投入信号をｌ１Ｏ−ＦＦ１６で保持し、ｌ１
０１？ＥＧ１７に投入信号を送出し、ｌ１Ｏ−ＦＦ１６
からの検出信号により ｌ１０ＲＥＧ１７の電源投入シ
ーケンス制御を作動し、 ｌ１０ＲＥＧ１７のシーケン
ス制御により、 ＭＰ−ＰＷＲｌａ−４ｎへの電源投入
完了後、ｌ１０ＰＷＲ−ＩＮＦ−８を介しテＩ／ ＯＰ
Ｗ Ｒ２ａ−２ｎの各電源ユニットに順次電源を投入
する。
次に、 ＭＦ−ＰＷＲｌａ−４ｎとＩ ／ ０ＰＷＲ２
ａ−２ｎの電源切断指示指令により、 ０Ｎ１０ＦＦＩ
ＮＦ１２より本体電源切断指示信号をＧＡＴＥ１３に送
出し、 ＧＡＴＥ１３に入力された本体電源切断指示信
号により、 ＭＰ−ＦＦ−１４に本体電源切断信号を送
出し、 ＭＦ−ＦＦ、１４は本体電源切断信号を保持し
、 ’ＭＦ−ＲＥＧ１５の電源切断シーケンス制御を作
動し、 ＭＦ−ＲＥＧ１５のシーケンス制御により。
ａ−２ｎの電源切断指示指令により、 ０Ｎ１０ＦＦＩ
ＮＦ１２より本体電源切断指示信号をＧＡＴＥ１３に送
出し、 ＧＡＴＥ１３に入力された本体電源切断指示信
号により、 ＭＰ−ＦＦ−１４に本体電源切断信号を送
出し、 ＭＦ−ＦＦ、１４は本体電源切断信号を保持し
、 ’ＭＦ−ＲＥＧ１５の電源切断シーケンス制御を作
動し、 ＭＦ−ＲＥＧ１５のシーケンス制御により。
ＭＦＰＷＲ−ＩＮＦ７を介してＭＦ−ＰＷＲｌａ−４ｎ
の各電源ユニットの電源を順次切断する。また、同時に
、 ０Ｎ１０ＦＦＩＮＦ１２より周辺装置電源切断指示
信号をＧＡＴＥ１３に送出し、 ＧＡＴＥ１３に入力さ
れた周辺装置電源切断指示信号により、ｌ１Ｏ−ＦＦ１
６に周辺装置電源切断号を送出し、ｌ１Ｏ−ＦＦ１６は
周辺装置電源切断信号を保持し、ｌ１０ＲＥＧ１７の電
源切断シーケンス制御を作動し、、１１０ＲＩＥＧ１７
のシーケンス制御により、 ｌ１０ＰＷＲ−ＩＮＦ−８
を介してＩ ／ ０ＰＷＲ２ａ−２ｎの各電源ユニット
の電源を順次切断する。
の各電源ユニットの電源を順次切断する。また、同時に
、 ０Ｎ１０ＦＦＩＮＦ１２より周辺装置電源切断指示
信号をＧＡＴＥ１３に送出し、 ＧＡＴＥ１３に入力さ
れた周辺装置電源切断指示信号により、ｌ１Ｏ−ＦＦ１
６に周辺装置電源切断号を送出し、ｌ１Ｏ−ＦＦ１６は
周辺装置電源切断信号を保持し、ｌ１０ＲＥＧ１７の電
源切断シーケンス制御を作動し、、１１０ＲＩＥＧ１７
のシーケンス制御により、 ｌ１０ＰＷＲ−ＩＮＦ−８
を介してＩ ／ ０ＰＷＲ２ａ−２ｎの各電源ユニット
の電源を順次切断する。
第４図は本体装置電源ユニット群１ ａ−４ｎと周辺装
置電源ユニット群２ａ−２ｎの電源投入又は切断指示が
同時にきた時のタイムチャート図を示し、以下各タイム
チャート図中の同一符号は第３図と同一対象物のタイム
チャートを示す。電源投入のオン指令で、 ＭＦ−ＲＥ
Ｇ１５のシーケンス制御により、 ＭＰ−ＰＷＲｌａよ
り順次電源を投入し、 ＭＦ−ＰＷＲｌｎの電源投入終
了後、ｌ１０ＲＥＧ１７のシーケンス制御により。
置電源ユニット群２ａ−２ｎの電源投入又は切断指示が
同時にきた時のタイムチャート図を示し、以下各タイム
チャート図中の同一符号は第３図と同一対象物のタイム
チャートを示す。電源投入のオン指令で、 ＭＦ−ＲＥ
Ｇ１５のシーケンス制御により、 ＭＰ−ＰＷＲｌａよ
り順次電源を投入し、 ＭＦ−ＰＷＲｌｎの電源投入終
了後、ｌ１０ＲＥＧ１７のシーケンス制御により。
Ｉ ／ ０ＰＷＲ２ａ−ＩＩ ／ ０ＰＷＲ２ｎ−１と
順次電源を投入し。
順次電源を投入し。
最後のｌ１０ＰＷＲ２ｎの電源が投入されて、装置が稼
働状態に入る。次に、電源切断のオフ指令で、 ＭＦ−
Ｐ Ｗ Ｒ１ａ−４ｎ側の電源切断は、 ＭＦ−ＲＥＧ
１５のシーケンス制御により、 ＭＦ−ＰＷＲｌｎより
順次電源を切断し最後に肝−ＰＷＲｌａの電源を切断す
る。また、同時に■／ ＯＰＩＡ Ｒ２ａ−・−２ｎ側
の電源切断は、ｌ１０ＲＥＧ１７のシーケンス制御によ
り、Ｉ ／ ０ＰＷＲ２ｎより ｌ１０ＰＷＲ２ｎ−１
と順に電源を切断し、最後にｌ１０ＰＷＲ２ａの電源を
切断する。
働状態に入る。次に、電源切断のオフ指令で、 ＭＦ−
Ｐ Ｗ Ｒ１ａ−４ｎ側の電源切断は、 ＭＦ−ＲＥＧ
１５のシーケンス制御により、 ＭＦ−ＰＷＲｌｎより
順次電源を切断し最後に肝−ＰＷＲｌａの電源を切断す
る。また、同時に■／ ＯＰＩＡ Ｒ２ａ−・−２ｎ側
の電源切断は、ｌ１０ＲＥＧ１７のシーケンス制御によ
り、Ｉ ／ ０ＰＷＲ２ｎより ｌ１０ＰＷＲ２ｎ−１
と順に電源を切断し、最後にｌ１０ＰＷＲ２ａの電源を
切断する。
以上のように２本発明による回路構成では、 ＭＦ−Ｐ
Ｗ Ｒ１ａ・−１ｎとＩ ／ ０ＰＷＲ２ａ−２ｎの
電源投入指示が同時にきた時は、 Ｍｐ−ｏＧｔｓのシ
ーケンス制御でＭＦ−ＰＷＲｌａ−＝ＭＦ−ＰＷＲ１ｎ
の順に電源を投入し、 ＭＰ−ＰＷＲｌａ−１０の電源
投入後、ｌ１０ＲＥＧ１７のシーケンス制御が作動し、
Ｉ ／ ０ＰＷＲ２ａ→Ｉ ／ ０ＰＷＲ２ｎの順に電
源を投入する。電源切断指示が同時にきた時は、 ＭＦ
−Ｒ１ｉＧ１５のシーケンス制御で肝−ＰΔＲ１ｎ−ｈ
肝−ＰＷＲｌａの順に電源を切断し、同時にｒ１０ｎＥ
Ｇ１７のシーケンス制御でＩ ／ ０ＰＷＲ２ｎ−４Ｉ
／ ０ＰＷＲ２ａの順に電源を切断するようシーケン
スが組込まれている。
Ｗ Ｒ１ａ・−１ｎとＩ ／ ０ＰＷＲ２ａ−２ｎの
電源投入指示が同時にきた時は、 Ｍｐ−ｏＧｔｓのシ
ーケンス制御でＭＦ−ＰＷＲｌａ−＝ＭＦ−ＰＷＲ１ｎ
の順に電源を投入し、 ＭＰ−ＰＷＲｌａ−１０の電源
投入後、ｌ１０ＲＥＧ１７のシーケンス制御が作動し、
Ｉ ／ ０ＰＷＲ２ａ→Ｉ ／ ０ＰＷＲ２ｎの順に電
源を投入する。電源切断指示が同時にきた時は、 ＭＦ
−Ｒ１ｉＧ１５のシーケンス制御で肝−ＰΔＲ１ｎ−ｈ
肝−ＰＷＲｌａの順に電源を切断し、同時にｒ１０ｎＥ
Ｇ１７のシーケンス制御でＩ ／ ０ＰＷＲ２ｎ−４Ｉ
／ ０ＰＷＲ２ａの順に電源を切断するようシーケン
スが組込まれている。
第５図は本体装置電源ユニット群１ａ・−Ｉｎが電源投
入状態で周辺装置電源ユニット群２ａ−−−−２ｎの電
源投入又は切断指示がきた時のタイムチャート図を示し
、 ＭＦ−ＰＷＲｌａ・−１ｎが電源投入されている時
のみＩ ／ ０ＰＷＲ２ａ−２ｎの電源投入又は切断を
有効にし。
入状態で周辺装置電源ユニット群２ａ−−−−２ｎの電
源投入又は切断指示がきた時のタイムチャート図を示し
、 ＭＦ−ＰＷＲｌａ・−１ｎが電源投入されている時
のみＩ ／ ０ＰＷＲ２ａ−２ｎの電源投入又は切断を
有効にし。
ｌ１０ＲＥＧ１７のシーケンス制御が作動し、前記述同
様の順序で電源投入又は切断が行われる。
様の順序で電源投入又は切断が行われる。
第６図は本体装置電源ユニット群１ ａ−４ｎと周辺装
置電源ユニット群２ａ−２ｎの電源投入状態で２本体電
源切断指示がきた時のタイムチャート図を示し、Ｉ ／
０ＰＷＲ２ａ−・−２ｎの電源は肝−ＰＷＲｌａ−Ｉ
ｎの電源が投入されていなければ意味がないので３本体
電源切断指示により肝−ＲＥＧ１５とｌ １０ＲＥＧ１
７のシーケンス制御が同時に作動し、前記述同様の順序
で電源切断が行われる。
置電源ユニット群２ａ−２ｎの電源投入状態で２本体電
源切断指示がきた時のタイムチャート図を示し、Ｉ ／
０ＰＷＲ２ａ−・−２ｎの電源は肝−ＰＷＲｌａ−Ｉ
ｎの電源が投入されていなければ意味がないので３本体
電源切断指示により肝−ＲＥＧ１５とｌ １０ＲＥＧ１
７のシーケンス制御が同時に作動し、前記述同様の順序
で電源切断が行われる。
（ｇｌ 発明の詳細
な説明したように９本体装置電源ユニット群と周辺装置
電源ユニット群を有する電源制御装置の電源投入切断制
御を、電源制御信号作成手段により１周辺装置電源ユニ
ット群の制御よりも本体装置電源ユニット群の制御を優
先して作動するよう構成した本発明回路により５本体装
置機能チェックの場合に２周辺装置電源ユニット群に電
源を投入せずに１本体装置のみの電源ユニットに電源を
投入して使用することができるので９周辺装置電源ユニ
ット群には無駄な電力を供給する必要がなくなり、電力
を節減できる効果がある。
電源ユニット群を有する電源制御装置の電源投入切断制
御を、電源制御信号作成手段により１周辺装置電源ユニ
ット群の制御よりも本体装置電源ユニット群の制御を優
先して作動するよう構成した本発明回路により５本体装
置機能チェックの場合に２周辺装置電源ユニット群に電
源を投入せずに１本体装置のみの電源ユニットに電源を
投入して使用することができるので９周辺装置電源ユニ
ット群には無駄な電力を供給する必要がなくなり、電力
を節減できる効果がある。
第１図は従来の電源投入切断の制御回路構成ブロック図
、第２図は本発明による電源投入切断の制御回路構成ブ
ロック図、第３図は従来回路による電源投入切断のタイ
ムチャート図、第４図〜第６図は本発明の回路構成によ
る各種電源投入切断指示時のタイムチャート図を示す。 図面において、 １ａ−４ｎは本体装置電源ユニット群
、２ａ−・２ｎは周辺装置電源ユニット群、３と１２は
オン／オフインターフニス部、４と１３はオン／オフ受
付ゲート回路、５はモードフリップフロップ回路、６は
シフトレジスタ、７は本体電源ユニッ１−インターフェ
ス部、８は周辺装置電源ユニットインターフニス部、９
は基本クロック発生回路、１０と１１はカウンタ、１４
は本体モードフリップフロップ回路、１５は本体シフト
レジスタ、 １６は周辺装置モードフリップフロップ回
路、１７は周辺装置シフトレジスタをそれぞれ示す。
、第２図は本発明による電源投入切断の制御回路構成ブ
ロック図、第３図は従来回路による電源投入切断のタイ
ムチャート図、第４図〜第６図は本発明の回路構成によ
る各種電源投入切断指示時のタイムチャート図を示す。 図面において、 １ａ−４ｎは本体装置電源ユニット群
、２ａ−・２ｎは周辺装置電源ユニット群、３と１２は
オン／オフインターフニス部、４と１３はオン／オフ受
付ゲート回路、５はモードフリップフロップ回路、６は
シフトレジスタ、７は本体電源ユニッ１−インターフェ
ス部、８は周辺装置電源ユニットインターフニス部、９
は基本クロック発生回路、１０と１１はカウンタ、１４
は本体モードフリップフロップ回路、１５は本体シフト
レジスタ、 １６は周辺装置モードフリップフロップ回
路、１７は周辺装置シフトレジスタをそれぞれ示す。
Claims (1)
- 電子機器を統轄する本体装置の複数の電源ユニット群の
電源を制御する本体電源制御部と１周辺装置の複数の電
源ユニット群の電源を制御する周辺装置電源制御部と、
電源制御信号を作成する電源制御信号作成手段を有する
電源制御装置であって、電源制御信号を作成し前記本体
電源制御部と前記周辺装置電源制御部を作動させる前記
電源制御信号作成手段により、前記周辺装置電源制御部
による電源制御よりも、前記本体電源制御部による電源
制御を優先して作動するよう構成したことを特徴とする
電源制御回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168586A JPS6061816A (ja) | 1983-09-13 | 1983-09-13 | 電源制御回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168586A JPS6061816A (ja) | 1983-09-13 | 1983-09-13 | 電源制御回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061816A true JPS6061816A (ja) | 1985-04-09 |
| JPH0520767B2 JPH0520767B2 (ja) | 1993-03-22 |
Family
ID=15870799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168586A Granted JPS6061816A (ja) | 1983-09-13 | 1983-09-13 | 電源制御回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503996A (ja) * | 2000-06-14 | 2004-02-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気的負荷を順番にスイッチングするための制御回路 |
| JP2007306646A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 起動回路、方法ならびにそれを用いた低電圧誤動作防止回路、電源回路および電子機器 |
| JP2007306648A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 低電圧誤動作防止回路、方法ならびにそれを利用した電源回路および電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115823U (ja) * | 1976-02-28 | 1977-09-02 |
-
1983
- 1983-09-13 JP JP58168586A patent/JPS6061816A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115823U (ja) * | 1976-02-28 | 1977-09-02 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503996A (ja) * | 2000-06-14 | 2004-02-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気的負荷を順番にスイッチングするための制御回路 |
| JP4698120B2 (ja) * | 2000-06-14 | 2011-06-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電源シーケンサ制御回路 |
| JP2007306646A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 起動回路、方法ならびにそれを用いた低電圧誤動作防止回路、電源回路および電子機器 |
| JP2007306648A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 低電圧誤動作防止回路、方法ならびにそれを利用した電源回路および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520767B2 (ja) | 1993-03-22 |
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