JPH01257362A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 従来の技術 発明が解決しようとする問題点 課題を解決するための手段　　（第１図）作用 実施例 本発明の第１実施例　　　　（第２〜５図）本発明の第
２実施例　　　　（第６図）発明の効果 〔概　要〕 カウンタ等を内蔵した半導体装置に関し、試験のための
端子数を削減してチップパッケージサイズの小型化を図
ること、あるいは、余った端子を他の機能に流用して端
子の有効活用を図ることを目的とし、　　′ パルスを計数するとともに、所定の基数がセットされる
と、該基数を底としてパルスの計数を行う計数手段ｌを
チップ内部に備えた半導体装置において、前記基数を発
生する基数発生手段２と、チップ外部から入力される所
定のロード信号に従って該基数を前記計数手段１にロー
ドするロード手段３と、を設けて構成している。

〔産業上の利用分野〕

本発明は、カウンタ等の計数手段を内蔵した半導体装置
に関し、特に、計数の底となる数を所定の基数にプリセ
ットして機能試験を行う半導体装置に関する。

一般に、半導体装置では、製品の完成時や使用中におい
て機能確認のための試験が行われる。例えば、カウンタ
を内蔵した半導体装置では、試験パルスを連続して入力
し、カウンタキャリーが出力されたとき、試験パルス数
とカウンタ設定値（キャリー出力までのカウント値）と
を比較して合否の判定が行われるが、カウンタ設定値が
大きい場合、カウンタキャリーが出力されるまでの時間
が長く、試験に多大な時間を要する。特に、カウンタが
複数あったり、また、他の機能試験を行わなければなら
ない場合では、試験の効率が極めて悪くなる。

そこで、カウンタを開始する数（底となる数）を予め所
定の基数にプリセットしてカウンタキャリー出力までの
時間短縮を図り、試験効率を改善する方法が行われる。

〔従来の技術〕

従来のこの種の半導体装置としては、例えばチップにプ
リセットデータ入力端子とテスト端子を設けたものがあ
る。このものでは、まず、テスト端子にテスト信号（例
えば、“０”レベル）を与えながら、プリセットデータ
入力端子にプリセットデータ（所定の基数）を与えるこ
とでカウンタをプリセットし、次いで、パルス入力端子
から試験パルスを入力して、このパルスをカウンタに計
数させる。このとき、カウンタは上述のプリセットデー
タ、すなわち、所定の基数からカウントをはじめるので
、この基数をカウントキャリーに近い数とすることによ
り、カウントキャリー出力までの時間を短縮することが
でき、試験効率を改善することができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体装置にあっては
、チップ外部からプリセットデータを与える構成となっ
ていたため、チップに専用の端子を設けなければならず
、特に、プリセットデータがパラレルの場合、データビ
ット数分の端子を必要としく例えば、１６ビツトデータ
の場合、１６端子）チップパッケージの大型化を招く、
また、機能試験は通常頻繁に行われないので、プリセッ
トデータ入力端子は非活用端子となり、端子の有効活用
（チップサイズで端子総数が制限されている）が図れな
い、といった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
プリセットデータをチップ内部で発生させることにより
、試験のための端子数を削減してチップパッケージサイ
ズの小型化を図ること、あるいは余った端子を他の機能
に流用して端子の有効活用を図ることを目的としている
。

〔課題を解決するための手段〕

第１図は本発明の半導体装置の原理ブロック図を示す。

第１図において、パルスを計数するとともに、所定の基
数がセットされると、該基数を底としてパルスの計数を
行う計数手段ｌをチップ内部に備えた半導体装置におい
て、前記基数を発生する基数発生手段２と、チップ外部
から人力される所定のロード信号に従って該基数を前記
計数手段１にロードするロード手段３と、を設けて構成
している。

〔作　用〕

本発明では、チップ外部から入力される所定のセント信
号に従って、ｇｆ数平手段セットする所定の基数（すな
わちプリセットデータ）がチップ内部で発生される。

したがって、プリセットデータ用の端子をチップに設け
な（てもよいので、チップサイズの小型化、あるいは、
端子の有効活用が図られる。

（実施例〕 以下、本発明を図面に基づいて説明する。

第２〜５図は本発明に係る半導体装置の一実施例を示す
図であり、１６ビツトの非同期カウンタを内蔵したチッ
プに適用した例である。

まず、構成を説明する。第２図において、１は計数手段
（カウンタ）であり、計数手段１はＡ０〜Ａ　Ｉ　Ｓま
での計数ユニットで構成されている。なお、Ａ０〜Ａ　
１５の添字θ〜１５は、１６ビツト２進数の各ビットの
重みに対応し、例えば、Ａｏは２゜・・・・・・・・・
・・・Ａｌｓは２１５に対応している。ＡＯ−Ａ、Ｓは
、ＡｏとＡ、が同一の構成で、また、Ａ１〜Ａ。

およびＡ、〜Ａ１５が同一の構成である。

第３図はＡＯあるいはＡ８に共通の回路図である。

第３図において、八〇は１つのフリ・ノブフロ・ノブＦ
／Ｆと、２つのＮＡＮＤＩ　、ＮＡＮＤｚと、を有して
いる。Ｆ／Ｆはプリセ・ノド入力ＰＲが６０”になると
強制的にＱ出力を“１”、ＸＱ比出力“０゛にする（以
下、強制セット）。また、クリア入力ＣＬＲが“０”に
なると強制的にＱ出力をＩＩ　Ｑ　ＩＩ、χＱ出力を“
ｌ”にする（以下、強制リセット）。さらに、Ｆ／Ｆは
クロ・ツク入力ＣＫの立上がりでＸＱをデータＤに取り
込み、Ｄが１１１１＋のときセット状態、あるいは０゛
のときリセット状態となる。例えば、今、ＸＱ’“ｌ”
でＣＫが立上がると、Ｑ＝’“１”、ＸＱ＝“０“とな
り、次のＣＫでＱ＝”“０”、ＸＱ＝”１”となって結
局１／２の分周動作を行う。

ここで、Ｆ／Ｆの強制セットおよび強制リセ、７トはＡ
ｏの端子ｄ、ｅの論理レベルで決定される。

すなわち、Ｃ端子（以下、ロード入力端子という）の論
理レベルが′０゛のときは、ＮＡＮＤ、、およびＮＡＮ
Ｄ、の出力論理が１”となり、強制セットおよびリセッ
トの何れも行われない。ただし、このロード入力端子が
１″のとき、ｄ端子（以下、ロードデータ端子という）
の論理が例えば“１”であれば、ＮＡＮＤＩの出力論理
が０”となり、Ｆ／Ｆが強制セット（すなわち、Ｆ／Ｆ
のＱ＝”１”、ＸＱ＝　”０”）される、なお、このと
きＮＡＮＤ、の出力論理“０”を受けてＮＡＮＤ、の出
力端子が１゛となり、Ｆ／ＦのＣＬＲは１”に保持され
る。

一方、ロード端子が“１″で、ロードデータ端子が０”
であれば、ＮＡＮＤ、の出力が“１”となり、Ｆ／Ｆの
ＰＲが“１″に保持されるとともに、この１″を受けて
ＮＡＮＤ！出力が“０”となり、強制リセット（すなわ
ち、Ｆ／ＦのＱ＝“０″、ＸＱ＝“１”）される、した
がって、ＡＯおよびＡ、は、Ｃ端子を“ｌ”にすると、
ｄ端子の論理レベルに応じて内部のＦ／Ｆが強制的にセ
ットあるいはリセットされ、Ｃ端子（ＸＱ比出力および
す、ｂ’端子（Ｑ出力）にそのセット、リセット状態に
応じた論理が現れる。なお、Ａ。

のａは計数用のパルス入力端子、ａ′はパルス出力端子
、ｂ、ｂ’はＦ／ＦのＱ出力端子、ＣはＦ／ＦのＸＱ出
力端子である。

第４図はＡ１〜Ａ７およびＡ、〜Ａ　ｒ　ｓに共通のの
回路図であり、端子ａ′が除かれていること、および端
子ａとＦ／ＦのＣＫとの間にインバータＩＮＶが新たに
挿入されている以外は、第３図の構成と同一である。し
たがって、第４図のもの（Ａ、〜Ａ、およびＡ　ｑ　〜
Ａ　１ｓ　）も、Ｃ端子を“１”にすると、ｄ端子の論
理レベルに応じて、内部のＦ／Ｆが強制的にセットある
いはリセットされ、Ｃ端子（ＸＱ比出力およびす、ｂ’
端子（Ｑ出力）にそのセット、リセット状態に応じた論
理が現れる。

再び、第２図において、１１は信号入力回路であり、信
号入力回路１１はチップ外部から必要に応じて入力され
る“Ｉ　Ｏｎレベルのセット信号（ロード信号）ＳＥＴ
を、そのまま“０”レベル信号ＳＯとして配線１２に伝
えるとともに、インバータ１３でＳＥＴのレベル反転を
行って“１”レベル信号Ｓｌを生成し、このＳｌを配線
１４に伝える。配線１２および１４は、全てのＡ　ｏ　
＝　Ａ　Ｉ　Ｓの近傍まで敷設されており、Ａ　Ｏ−ｙ
　Ａ　、　Ｓのｄ端子が配線１２および１４の何れか一
方に接続される。なお、このときの接続は所定の基数（
計数手段１における計数の底となる数）に従って行われ
る。例えば、第２図の接続例は、所定の基数を１０進標
記で（５９８２０，、）すなわち、２進標記で（１１１
０１００１１０１０１１００□）としたときの−例であ
る。

したがって、配線１２および１４はｅ端子との接続によ
って所定の基数を発生するから、基数発生手段としての
機能を有している。また、配線１４はロードパルス生成
回路１５の端子にも接続されており、ロードパルス生成
回路１５の回路構成は第５図の如く示される。

第５図において、ロードパルス生成回路１５は４つのフ
リップフロップ１５ａ〜１５ｄと、１つのＡＮＤ１５ｅ
と、を含んで構成され、配線１４を介して端子ｆに入力
された“１”レベル信号Ｓ１の立上がりエツジを検出し
、この立上がりエツジ＠から所定の時間（具体的には２
つのフリップフロップ１５Ｃおよび１５ｄの信号伝搬時
間に相当する時間）だけ“１”レベルが続くロードパル
ス信号ＳＬを生成し、端子ｇから出力する。

再び第２図において、ロードパルス生成回路１５の端子
ｇは配線１６を介して八〇〜Ａ　Ｉ　％の各ｅ端子（す
なわちロード端子）と接続されており、このため、ロー
ドパルス生成回路１５で生成されたＳＬは全てのＡ０〜
ＡＩＳに同時に加えられるようになっている。したがっ
て、ロードパルス生成回路１５、配線１６および前述の
インバータ１３は、チップ外部から入力される所定のロ
ード信号（ＳＥＴ）に従って所定の基数を計数手段１に
ロードするロード手段としての機能を存している。

なお、１７は多大力ＮＡＮＤ、１８はフリップフロップ
であり、これらの多入力ＮＡＮＤ１７およびフリップフ
ロップ１８は、Ａ０〜Ａ、までのＸＱ出力の論理積をと
り、さらに、八〇に入力された計数用のパルスで同期を
とってＡ、のａ端子に加える信号を生成する。また、１
９はカウントデータ出力用の端子群であり、端子群１９
はＡ０〜ＡＩＳの各ｂ′端子に接続された１６個の端子
を持ち、各端子からはＡ０〜Ａ　Ｉ　ＳのＱ出力に相当
するカウントデータＱ０〜ＱＩＳが出力される。なお、
ＰＬＳはチップ外部から入力される計数用のパルス信号
を表わしている。

次に、作用を説明する。

まず、通常のカウント動作について説明する。

この場合、ＳＥＴは“１”レベルに維持されており、し
たがって、Ｓ、は“０”を維持しているから、ロードパ
ルス生成回路１５からのＳＬは００″になっている。こ
のため、Ａ、〜ＡＩＳの各ｅ端子にはＳＬ＝“Ｏ”が加
えられ、各Ａ０〜ＡＩＳは強制セット、リセットの何れ
の状態もとり得ない。

そして、ＰＬＳが連続して入力されると、Ａ、〜Ａｌｓ
は順次カウントを始め、端子群１９にはＡ、〜Ａ　１６
のカウント結果が出力される。例えば、ＰＬＳの１見目
では、ＡｏのＱ出力だけが“１”なので、Ｑ、＝”１”
、Ｑ、〜Ｑｌｓ＝″ｏ”となり、カウント数Ｎ＋。）が
示される。

一方、ＰＬＳ数が（２”−１）個目になると、Ａ０〜Ａ
ＩＳの全てのＱ出力が“ｌ”となり、端子群１９のＱ０
〜Ｑ　＋ｓがオール“°ｌ”となってカウント最大値と
なる。そして、更にＰＬＳを入力させると、再度オール
°“０″からカウントを再開し、上述の動作を繰返す。

次に、テスト時の動作を説明する。この場合、ＳＥＴが
チップ外部から操作されて゛Ｏ″レベルに設定される。

これにより、Ｓｏが“１″から０″に変化するとともに
、Ｓｌが“０”から“１”へと変化する。ＳＩの変化（
立上り）はロードパルス生成回路１５で検出され、ロー
ドパルス生成回路１５から“１”レベルのＳＬが出力さ
れる。

各Ａｏ〜Ａ　、　Ｓは“１″レベルのＳＬを受けて、内
部のＦ／Ｆを強制セットあるいは強制リセットを可能に
する。すなわち、このときのセット、リセットはｄ端子
（ロードデータ端子）の論理レベル（Ｓｏ＝“θ″が加
えられるか、あるいはＳ＋＝“１”が加えられるか）に
依存し、実際には、各ｄ端子と配線１２あるいは配線１
４との各ワイヤードプログラムによって決められる。

因に、次表１は本実施例におけるプログラム例である。

なお、プログラムされたプリセットデータは前述したと
おり（５９８２０，。）である。

表１ 但し、Ｘ：端子ｄの接続を示す すなわち、Ａ０〜Ａ６．のＦ／Ｆはｄ端子の論理レベル
に応じて強制セラ）（Ｑ出カー°“１゛°）、あるいは
強制リセッＩ−（Ｑ出力＝“０”）され、その結果、Ａ
０〜Ａ　Ｉ５には、所定の基数（計数の底となる数）が
ロードされる。このとき、端子群１９のＱ０〜Ｑ　ｒ　
ｓには、例えば本実施例のプログラムの場合、上表１の
２進化プログラムデータが表われている。

そして、チップ外部から試験パルス（ＰＬＳ）を入力す
ると、八〇〜ＡＩ５は計数をはじめるが、このときの計
数の底は、例えば本実施例の場合（５９８２０，、）に
設定されているので、この数から計数が開始される。そ
の後、試験パルスを連続して入力した結果、Ｑ０〜ＱＩ
Ｓが例えばオール゛１”になったときの試験パルス総数
を点検し、試験の合否が判定される。すなわち、予め所
定の基数を与えて計数の開始点を底上げしているので、
合否判定までの時間が短縮される。

このように本実施例では、所定の基数を発生する機能を
チップ内部に設けているので、従来のように基数データ
入力のための端子が不要となり、チップサイズの小型化
が図れる、あるいは、余った端子を他の機能に振り分け
ることができ、端子の有効活用が図れる、といった効果
を有している。

また、所定の基数を変更する場合はワイヤードプログラ
ムの接続を変えればよい。

なお、本実施例では、所定の基数の設定をワイヤードプ
ログラム方式としているが、これに限るものではない。

要は、チップ内部で所定の基数を発生できればよく、例
えば、第６図に本発明の第２実施例を示すように、チッ
プ内部に所定の基数を格納した記憶装置（例えばＲＯＭ
　：　Ｒｅａｄ　ＯｎｌｙＭｅｏ＋ｏｒｙ）　２０を設
け、さらに、チップ外からのロード信号に従って記憶装
置２０内部の所定の基数を読み出し、計数手段（第１．
２図における計数手段１に相当）にロードするロード手
段２１　（例えば、マイクロコンピュータ等）を設けて
もよい。すなわち、上述の記憶装置２０は基数発生手段
としての機能を有する。このようにすると、所定の基数
を複数の異なった値とすることもできるので好ましい。

なお、複数の異なった値とした場合は、ロード信号に数
ビットの選択情報を含め、この選択情報によって所定の
基数を選択しなければならないが、選択情報をシリーズ
転送することにより単一の端子でこれを実行することが
でき、端子数を増大させることはない。

〔発明の効果〕

本発明によれば、プリセントデータをチップ内部で発生
させることができる。したがって、試験のための端子数
を削減してチップパッケージサイズの小形化を図ること
ができる。あるいは、余った端子を他の機能に流用して
端子の有効活用を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２〜５図は本発明の第１実施例を示す図であり・ 第２図はその構成図、 第３図はそのＡｏおよびＡ８に共通の回路図、第４図は
そのＡ１〜Ａ、およびＡ、〜ＡＨに共通の回路図、 第５図はそのロードパルス生成回路の回路図、第６図は
本発明の第２実施例を示すその概念図である。 １・・・・・・計数手段、 １２．１４・・・・・・配線（基数発生手段）、２０・
・・・・・記憶装置（基数発生手段）、２１・・・・・
・ロード手段。

Claims (1)

1. 【特許請求の範囲】 　パルスを計数するとともに、所定の基数がセットされ
   ると、該基数を底としてパルスの計数を行う計数手段（
   １）をチップ内部に備えた半導体装置において、 前記基数を発生する基数発生手段（２）と、チップ外部
   から入力される所定のロード信号に従って該基数を前記
   計数手段（１）にロードするロード手段（３）と、 を設けたことを特徴とする半導体装置。