JPH01248020A - エンコーダの基準原点信号処理回路 - Google Patents
エンコーダの基準原点信号処理回路Info
- Publication number
- JPH01248020A JPH01248020A JP7734288A JP7734288A JPH01248020A JP H01248020 A JPH01248020 A JP H01248020A JP 7734288 A JP7734288 A JP 7734288A JP 7734288 A JP7734288 A JP 7734288A JP H01248020 A JPH01248020 A JP H01248020A
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- JP
- Japan
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- phase
- signal
- output
- signals
- encoder
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- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000003786 synthesis reaction Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はロータリーエンコーダやリニアエンコーダ等の
基準原点信号処理回路に関し、特に逓倍によって分解能
を向上させた場合の基準原点信号の処理回路に関するも
のである。
基準原点信号処理回路に関し、特に逓倍によって分解能
を向上させた場合の基準原点信号の処理回路に関するも
のである。
従来エンコーダの分解能を向上するためには、光学式の
エンコーダにおいてはスリットピッチを小さくすること
が必要であり、磁気式のエンコーダにあっては着磁ピッ
チを小さくすることが必要である。しかしながらこのよ
うな物理的な分解能の向上方法は一定の限界があり、所
定以上のピッチを得ることができない。そこでエンコー
ダ本体より得られる二相の信号を電子回路によって逓倍
し分解能を向上させた高分解能エンコーダが広く用いら
れている。しかるにエンコーダは基準位置で基準原点信
号を発生させており、通常Ｚ相として基準原点出力が得
られる。Ｚ相の信号の幅はＡ相及びＢ相とほぼ同一であ
るため電気的に二相の信号を逓倍した場合には、この基
準原点信号の幅も逓倍した二相の信号と同一の幅となる
ようにする必要がある。このためエンコーダより得られ
る信号、例えば第５図（ａｌに示す整形したＢ相信号と
、第５図ｆｂ）〜（ｄ）に示すように逓倍時に生成する
Ｂ相に隣接する信号との排他的論理和出力と、Ｚ相の出
力との論理積演算を行うことによって逓倍した出力をと
り、第５図（ｅ）に示すように同一の幅を有する原点信
号を得るようにしている。
エンコーダにおいてはスリットピッチを小さくすること
が必要であり、磁気式のエンコーダにあっては着磁ピッ
チを小さくすることが必要である。しかしながらこのよ
うな物理的な分解能の向上方法は一定の限界があり、所
定以上のピッチを得ることができない。そこでエンコー
ダ本体より得られる二相の信号を電子回路によって逓倍
し分解能を向上させた高分解能エンコーダが広く用いら
れている。しかるにエンコーダは基準位置で基準原点信
号を発生させており、通常Ｚ相として基準原点出力が得
られる。Ｚ相の信号の幅はＡ相及びＢ相とほぼ同一であ
るため電気的に二相の信号を逓倍した場合には、この基
準原点信号の幅も逓倍した二相の信号と同一の幅となる
ようにする必要がある。このためエンコーダより得られ
る信号、例えば第５図（ａｌに示す整形したＢ相信号と
、第５図ｆｂ）〜（ｄ）に示すように逓倍時に生成する
Ｂ相に隣接する信号との排他的論理和出力と、Ｚ相の出
力との論理積演算を行うことによって逓倍した出力をと
り、第５図（ｅ）に示すように同一の幅を有する原点信
号を得るようにしている。
しかしながらこのような従来の基準原点信号処理によれ
ば、エンコーダ本体より得られるＺ相のパルス幅が第５
図（ｆ）に示すようにエンコーダ本体より得られるＡ、
Ｂ相のパルス幅よりわずかに広くなれば、処理後にも第
５図（ｇ）に示すようにその両側に原点信号が生じるこ
ととなり、正確な原点信号を得ることができないという
欠点があった。
ば、エンコーダ本体より得られるＺ相のパルス幅が第５
図（ｆ）に示すようにエンコーダ本体より得られるＡ、
Ｂ相のパルス幅よりわずかに広くなれば、処理後にも第
５図（ｇ）に示すようにその両側に原点信号が生じるこ
ととなり、正確な原点信号を得ることができないという
欠点があった。
本発明はこのような従来の電気的に逓倍したエンコーダ
の基準原点信号処理回路の問題点に鑑みてなされたもの
であって、逓倍した二相の出力と同一のパルス幅を有し
、しかもその両側に不要な原点信号を生じさせることが
ないようにすることを技術的課題とする。
の基準原点信号処理回路の問題点に鑑みてなされたもの
であって、逓倍した二相の出力と同一のパルス幅を有し
、しかもその両側に不要な原点信号を生じさせることが
ないようにすることを技術的課題とする。
（課題を解決するための手段）
本発明はエンコーダ本体より得られる位相が相異なる二
相の出力に基づき所定角度づつ位相をずらせた複数の信
号を生成する位相分割回路部と、位相分割回路部の出力
に基づき互いに位相が９０”異なる対の信号の排他的論
理和をとる排他的論理和回路を含み、エンコーダ本体よ
り得られる二相の出力を逓倍する信号合成回路部を有す
るエンコーダの基準原点信号処理回路であって、エンコ
ーダ本体より得られる一方の出力と位相分割回路部より
生成されるその信号に隣接する位相の信号との排他的論
理和をとる排他的論理和回路と、排他的論理和回路の出
力、エンコーダ本体より得られる他方の出力信号及び原
点信号の論理積により信号合成回路部の出力と同一のパ
ルス幅を存する基準原点信号を出力する論理積回路と、
を有することを特徴とするものである。
相の出力に基づき所定角度づつ位相をずらせた複数の信
号を生成する位相分割回路部と、位相分割回路部の出力
に基づき互いに位相が９０”異なる対の信号の排他的論
理和をとる排他的論理和回路を含み、エンコーダ本体よ
り得られる二相の出力を逓倍する信号合成回路部を有す
るエンコーダの基準原点信号処理回路であって、エンコ
ーダ本体より得られる一方の出力と位相分割回路部より
生成されるその信号に隣接する位相の信号との排他的論
理和をとる排他的論理和回路と、排他的論理和回路の出
力、エンコーダ本体より得られる他方の出力信号及び原
点信号の論理積により信号合成回路部の出力と同一のパ
ルス幅を存する基準原点信号を出力する論理積回路と、
を有することを特徴とするものである。
（作用）
このような特徴を有する本発明によれば、電気的に逓倍
する際に逓信のために生成される一方のエンコーダ出力
と近接する信号の排他的論理和出力を得ると共に、その
信号とエンコーダ本体より得られるＺ相出力及びエンコ
ーダ本体より得られる他方の出力との論理積によって基
準原点信号を得るようにしている。
する際に逓信のために生成される一方のエンコーダ出力
と近接する信号の排他的論理和出力を得ると共に、その
信号とエンコーダ本体より得られるＺ相出力及びエンコ
ーダ本体より得られる他方の出力との論理積によって基
準原点信号を得るようにしている。
（発明の効果）
そのため本発明によれば、排他的論理和回路の出力信号
、Ｚ相の信号、及びエンコーダ本体より得られる二相の
信号のうち排他的論理和回路の入力としない他方の信号
の論理積信号により基準原点信号を発生させるようにし
ている。従って出力となる逓倍された出力と同一のパル
ス幅を有しその前後に不要な基準原点信号を発生させる
ことがなくなる。従って電気的に分解能を向上させる際
にも出力信号と同一幅の基準原点信号を得ることができ
るという効果が得られる。
、Ｚ相の信号、及びエンコーダ本体より得られる二相の
信号のうち排他的論理和回路の入力としない他方の信号
の論理積信号により基準原点信号を発生させるようにし
ている。従って出力となる逓倍された出力と同一のパル
ス幅を有しその前後に不要な基準原点信号を発生させる
ことがなくなる。従って電気的に分解能を向上させる際
にも出力信号と同一幅の基準原点信号を得ることができ
るという効果が得られる。
第１図は本発明の一実施例によるエンコーダの信号処理
回路の全体構成を示すブロック図である。
回路の全体構成を示すブロック図である。
本図においてこのエンコーダをロータ＋Ｊ−エンコーダ
とすると、エンコーダ本体１からは回転時にＡ相及びＢ
相の二相の信号が得られる。これらの信号は回転速度に
応じた周波数の疑似正弦波信号であって、９０″の位相
差を有し回転方向によっていずれか一方の信号の位相が
進んだものとなっている。さてＡ相及びＢ相の信号は位
相分割回路部２に与えられる。位相分割回路部２は人相
とＢ相の信号及びＡ相を反転した信号（ここでは−人相
という）の間で、Ａ相とＢ相を含み２′″の複数の位相
、例えば１６個の位相差が互いに等しい信号群を発生す
るものである。位相分割回路部２の１６相の出力は信号
合成回路部３に加えられ、後述するように互いに９０°
の位相がずれた信号対毎に排他的論理和出力がとられて
その信号が合成され、元のＡ相及びＢ相より高い周波数
を有するＡ１相及びＢ１相の２つの出力が得られる。こ
の信号が方向判別パルス化回路部４に与えられ、その回
転方向に応じてパルス化された信号がいずれか一方の出
力端子５又は６より得られる。
とすると、エンコーダ本体１からは回転時にＡ相及びＢ
相の二相の信号が得られる。これらの信号は回転速度に
応じた周波数の疑似正弦波信号であって、９０″の位相
差を有し回転方向によっていずれか一方の信号の位相が
進んだものとなっている。さてＡ相及びＢ相の信号は位
相分割回路部２に与えられる。位相分割回路部２は人相
とＢ相の信号及びＡ相を反転した信号（ここでは−人相
という）の間で、Ａ相とＢ相を含み２′″の複数の位相
、例えば１６個の位相差が互いに等しい信号群を発生す
るものである。位相分割回路部２の１６相の出力は信号
合成回路部３に加えられ、後述するように互いに９０°
の位相がずれた信号対毎に排他的論理和出力がとられて
その信号が合成され、元のＡ相及びＢ相より高い周波数
を有するＡ１相及びＢ１相の２つの出力が得られる。こ
の信号が方向判別パルス化回路部４に与えられ、その回
転方向に応じてパルス化された信号がいずれか一方の出
力端子５又は６より得られる。
さて本実施例では、エンコーダ本体より得られるＡ相及
びＢ相の出力と基準原点信号であるＺ相の出力、及び二
相の信号のうちＺ相の信号と中心部が周期しない例えば
Ｂ相と隣接する相の信号が位相分割回路部２より基準原
点信号処理回路７に与えられる。基準原点信号処理回路
７はエンコーダ本体のＢ相出力とそれに最も隣接する信
号との排他的論理和出力とＺ相及びＡ相との論理積によ
って幅の狭い基準原点信号を得るようにしたものであっ
て、その出力は端子８に与えられる。
びＢ相の出力と基準原点信号であるＺ相の出力、及び二
相の信号のうちＺ相の信号と中心部が周期しない例えば
Ｂ相と隣接する相の信号が位相分割回路部２より基準原
点信号処理回路７に与えられる。基準原点信号処理回路
７はエンコーダ本体のＢ相出力とそれに最も隣接する信
号との排他的論理和出力とＺ相及びＡ相との論理積によ
って幅の狭い基準原点信号を得るようにしたものであっ
て、その出力は端子８に与えられる。
次に本実施例の詳細な回路構成について第２図を参照し
つつ以下に説明する。位相分割回路部２はエンコーダ本
体１より与えられるＡ相の信号を反転させる反転増幅器
１１を有しており、更にＡ相とＢ相の信号入力を所定レ
ベルで弁別して方形波とする比較器１２ａ、１２ｂ、Ａ
相とＢ相間の中間の位相の信号を夫々入力抵抗の抵抗比
によって互いに１．１．２５°づつ位相の異なる方形波
信号を生成する比較器１２ｃ〜１２ｉを有しており、又
Ｂ相の信号入力とそれを反転したーＡ相の信号入力とを
入力とし、入力抵抗の比によってその間で互いに１１．
２５°づつ位相の異なる方形波信号を生成する比較器１
２に〜１２ｐを有している。これらの１６相の信号は信
号合成回路部３に伝えられる。
つつ以下に説明する。位相分割回路部２はエンコーダ本
体１より与えられるＡ相の信号を反転させる反転増幅器
１１を有しており、更にＡ相とＢ相の信号入力を所定レ
ベルで弁別して方形波とする比較器１２ａ、１２ｂ、Ａ
相とＢ相間の中間の位相の信号を夫々入力抵抗の抵抗比
によって互いに１．１．２５°づつ位相の異なる方形波
信号を生成する比較器１２ｃ〜１２ｉを有しており、又
Ｂ相の信号入力とそれを反転したーＡ相の信号入力とを
入力とし、入力抵抗の比によってその間で互いに１１．
２５°づつ位相の異なる方形波信号を生成する比較器１
２に〜１２ｐを有している。これらの１６相の信号は信
号合成回路部３に伝えられる。
信号合成回路部３はこれらの入力信号のうち互いに９０
＠位相が異なる入力信号対、即ち比較器１２ａど１２ｂ
、比較器１２ｍと１２ｆ、比較器１２にと１２ｄ、・・
・・−・−比較器１２ｐと１２ｉの信号が夫々排他的論
理和回路（以下ＥＯＲ回路という）１３ａ〜１３ｈの２
つの入力端に与えられる。ＥＯＲ回路１３ａ〜１３ｈは
これらの信号の排他的論理和出力を夫々互いに９０″位
相がずれた信号対毎に４つのＥＯＲ回路１４ａ〜１４ｄ
に与える。
＠位相が異なる入力信号対、即ち比較器１２ａど１２ｂ
、比較器１２ｍと１２ｆ、比較器１２にと１２ｄ、・・
・・−・−比較器１２ｐと１２ｉの信号が夫々排他的論
理和回路（以下ＥＯＲ回路という）１３ａ〜１３ｈの２
つの入力端に与えられる。ＥＯＲ回路１３ａ〜１３ｈは
これらの信号の排他的論理和出力を夫々互いに９０″位
相がずれた信号対毎に４つのＥＯＲ回路１４ａ〜１４ｄ
に与える。
ＥＯＲ回路１４ａ〜１４ｄも夫々の排他的論理和出力を
ＥＯＲ回路１５ａ及び１５ｂに与えている。
ＥＯＲ回路１５ａ及び１５ｂに与えている。
ＥＯＲ回路１５ａ、１５ｂは互いに９０″位相差が異な
り元のＡ相及びＢ相の信号が８逓倍された二相の信号で
あって、その出力は前述したように方向判別パルス化回
路部４に与えられる。
り元のＡ相及びＢ相の信号が８逓倍された二相の信号で
あって、その出力は前述したように方向判別パルス化回
路部４に与えられる。
さて基準原点信号処理部７は、位相分割回路部２内の比
較器１２ｂと１２ｊの２つの信号の排他的論理和をとる
ＦＯＲ回路１６、その出力とエンコーダ本体１から得ら
れる基準原点信号であるＺ相の出力との論理積をとるア
ンド回路１７、及びその論理積とＡ相の信号との論理積
をとるアンド回路１８とを有している。又方向判別パル
ス化回路４はこれらの信号に基づいて判別された方向に
よっていずれか一方の信号端に４逓倍された信号を出力
するものである。
較器１２ｂと１２ｊの２つの信号の排他的論理和をとる
ＦＯＲ回路１６、その出力とエンコーダ本体１から得ら
れる基準原点信号であるＺ相の出力との論理積をとるア
ンド回路１７、及びその論理積とＡ相の信号との論理積
をとるアンド回路１８とを有している。又方向判別パル
ス化回路４はこれらの信号に基づいて判別された方向に
よっていずれか一方の信号端に４逓倍された信号を出力
するものである。
次に本実施例の動作についてタイムチャートを参照しつ
つ説明する。第３図（ａｌ〜（ｆｌは夫々位相分割回路
部２の各比較器１２ａ〜１２ｐの出力を示す図であって
、前述したようにＡ相及びＢ相の入力信号をそのまま方
形波として変換する比較器１２ａ、１２ｂの出力に加え
て夫々位相が１１．２５ ’づつずれた１６相の信号が
出力される。このうちＢ相とこれに最も近接するＪ相の
出力がＥＯＲ回路１６に与えられ、第３図（ｈ）に示す
ようにその位相差に相当する幅の狭いパルス信号が得ら
れる。そしてエンコーダ本体１より得られるＺ相の出力
は第３図（幻に示すものであるため、この信号とＥＯＲ
回路１６の出力の論理積により第３図＋１１に示すよう
な信号が得られる。そしてこの信号とＡ相の出力との論
理積によって第３図（ｊ）に示すように、Ｚ相の出力の
ほぼ中央にＡ１相及びＢ１相の出力と同一パルス幅の原
点信号を得ることができる。
つ説明する。第３図（ａｌ〜（ｆｌは夫々位相分割回路
部２の各比較器１２ａ〜１２ｐの出力を示す図であって
、前述したようにＡ相及びＢ相の入力信号をそのまま方
形波として変換する比較器１２ａ、１２ｂの出力に加え
て夫々位相が１１．２５ ’づつずれた１６相の信号が
出力される。このうちＢ相とこれに最も近接するＪ相の
出力がＥＯＲ回路１６に与えられ、第３図（ｈ）に示す
ようにその位相差に相当する幅の狭いパルス信号が得ら
れる。そしてエンコーダ本体１より得られるＺ相の出力
は第３図（幻に示すものであるため、この信号とＥＯＲ
回路１６の出力の論理積により第３図＋１１に示すよう
な信号が得られる。そしてこの信号とＡ相の出力との論
理積によって第３図（ｊ）に示すように、Ｚ相の出力の
ほぼ中央にＡ１相及びＢ１相の出力と同一パルス幅の原
点信号を得ることができる。
従って第４図（ａｌ、 （ｂ）に示すようにエンコーダ
本体１から得られるＡ相及びＢ相の疑似正弦波信号に対
して例えば右方向の回転時に出力端子５より第４図（Ｃ
）に示すような信号を出力するものとすると、第４図（
ｄ）に示すようにそのパルス幅と同一の基準原点信号を
出力することができる。又左方向の回転時には出力端子
６からの出力信号に対し同じパルス幅の基準原点信号を
出力することができる。
本体１から得られるＡ相及びＢ相の疑似正弦波信号に対
して例えば右方向の回転時に出力端子５より第４図（Ｃ
）に示すような信号を出力するものとすると、第４図（
ｄ）に示すようにそのパルス幅と同一の基準原点信号を
出力することができる。又左方向の回転時には出力端子
６からの出力信号に対し同じパルス幅の基準原点信号を
出力することができる。
第１図は本発明の一実施例による基準原点信号処理回路
を含むエンコーダの信号処理回路の全体構成を示すブロ
ック図、第２図は本実施例の基準原点信号処理回路と他
の処理回路の具体的な回路構成を示す図、第３図は本実
施例の各部の動作を示すタイムチャート、第４図は本実
施例の人出力信号を示すタイムチャート、第５図は従来
の基準信号処理回路による基準原点信号の処理状態を示
すタイムチャートである。 １−・−・・エンコーダ本体 ２・・・−位相分割回
路部３−・−・−信号合成回路部 ４−・−・一方向
判別パルス化回路部 ７−・−基準原点信号処理回路
１２ ａ −１２ｐ−−−−一比較器 １３ａ−
１３ｈ、１４ ａ〜１４ｄ、 １５ ａ、 １５
ｂ、 １６−−−−−−ＥＯＲ回路 １７．１８・
−−−−−−アンド回路特許出願人 立石電機株式
会社 代理人 弁理士 岡本宜喜（他１名） 第１図 第 ３ 図 第 ４ 図
を含むエンコーダの信号処理回路の全体構成を示すブロ
ック図、第２図は本実施例の基準原点信号処理回路と他
の処理回路の具体的な回路構成を示す図、第３図は本実
施例の各部の動作を示すタイムチャート、第４図は本実
施例の人出力信号を示すタイムチャート、第５図は従来
の基準信号処理回路による基準原点信号の処理状態を示
すタイムチャートである。 １−・−・・エンコーダ本体 ２・・・−位相分割回
路部３−・−・−信号合成回路部 ４−・−・一方向
判別パルス化回路部 ７−・−基準原点信号処理回路
１２ ａ −１２ｐ−−−−一比較器 １３ａ−
１３ｈ、１４ ａ〜１４ｄ、 １５ ａ、 １５
ｂ、 １６−−−−−−ＥＯＲ回路 １７．１８・
−−−−−−アンド回路特許出願人 立石電機株式
会社 代理人 弁理士 岡本宜喜（他１名） 第１図 第 ３ 図 第 ４ 図
Claims (1)
- （１）エンコーダ本体より得られる位相が相異なる二相
の出力に基づき所定角度づつ位相をずらせた複数の信号
を生成する位相分割回路部と、前記位相分割回路部の出
力に基づき互いに位相が９０°異なる対の信号の排他的
論理和をとる排他的論理和回路を含み、エンコーダ本体
より得られる二相の出力を逓倍する信号合成回路部を有
するエンコーダの基準原点信号処理回路であって、前記
エンコーダ本体より得られる一方の出力と位相分割回路
部より生成されるその信号に隣接する位相の信号との排
他的論理和をとる排他的論理和回路と、 前記排他的論理和回路の出力、エンコーダ本体より得ら
れる他方の出力信号及び原点信号の論理積により信号合
成回路部の出力と同一のパルス幅を有する基準原点信号
を出力する論理積回路と、を有することを特徴とするエ
ンコーダの基準原点信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7734288A JPH01248020A (ja) | 1988-03-29 | 1988-03-29 | エンコーダの基準原点信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7734288A JPH01248020A (ja) | 1988-03-29 | 1988-03-29 | エンコーダの基準原点信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248020A true JPH01248020A (ja) | 1989-10-03 |
Family
ID=13631248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7734288A Pending JPH01248020A (ja) | 1988-03-29 | 1988-03-29 | エンコーダの基準原点信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07280590A (ja) * | 1994-04-13 | 1995-10-27 | Murata Mach Ltd | シリアルプリンタ |
| KR20190047081A (ko) | 2016-10-25 | 2019-05-07 | 미쓰비시덴키 가부시키가이샤 | 증분형 인코더의 펄스화 변환 장치 및 펄스화 변환 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432118A (en) * | 1987-07-29 | 1989-02-02 | Sankyo Seiki Seisakusho Kk | Encoder device |
-
1988
- 1988-03-29 JP JP7734288A patent/JPH01248020A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432118A (en) * | 1987-07-29 | 1989-02-02 | Sankyo Seiki Seisakusho Kk | Encoder device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07280590A (ja) * | 1994-04-13 | 1995-10-27 | Murata Mach Ltd | シリアルプリンタ |
| KR20190047081A (ko) | 2016-10-25 | 2019-05-07 | 미쓰비시덴키 가부시키가이샤 | 증분형 인코더의 펄스화 변환 장치 및 펄스화 변환 방법 |
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