JPH01244665A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01244665A JPH01244665A JP7237588A JP7237588A JPH01244665A JP H01244665 A JPH01244665 A JP H01244665A JP 7237588 A JP7237588 A JP 7237588A JP 7237588 A JP7237588 A JP 7237588A JP H01244665 A JPH01244665 A JP H01244665A
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- Japan
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- silicon film
- type silicon
- film
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- 239000010703 silicon Substances 0.000 claims abstract description 80
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば液晶表示装置等に用いられる薄膜ト
ランジスタに関するものである。
ランジスタに関するものである。
第２図は例えばテレビジョン学会技術報告書（Ｖｏｌ、
１０． ＮＯ，４６，Ｐ１３＃ １９８７）に記載され
た従来の薄膜トランジスタを示す断面図であり、図にお
いて、１１）は絶縁基板としてガラス、（２）はゲート
電極としてクロム、＋３１Ｕゲート絶縁膜としてシリコ
ン窒化膜、（４）はｌ型シリコン膜、（５）はリンをド
ープしたｎ型シリコン膜である。また、（６）はソース
電極であり、下層膜としてクロム、上層膜としてアルミ
ニウムが用いられ、（７）はドレイン電極であり、下層
膜としてクロム、上層膜としてアルミニウムが用いられ
ている。
１０． ＮＯ，４６，Ｐ１３＃ １９８７）に記載され
た従来の薄膜トランジスタを示す断面図であり、図にお
いて、１１）は絶縁基板としてガラス、（２）はゲート
電極としてクロム、＋３１Ｕゲート絶縁膜としてシリコ
ン窒化膜、（４）はｌ型シリコン膜、（５）はリンをド
ープしたｎ型シリコン膜である。また、（６）はソース
電極であり、下層膜としてクロム、上層膜としてアルミ
ニウムが用いられ、（７）はドレイン電極であり、下層
膜としてクロム、上層膜としてアルミニウムが用いられ
ている。
この薄膜トランジスタの製造は、まず、絶縁基板ｆｉｌ
上にゲート電極（２）を所望のパターンに形成する。次
いで、ゲート絶縁膜ｆ３１ 、 を型のシリコン膜（４
）およびｎ型のシリコン膜（６）を連続的に形成し、ｎ
型のシリコン膜（５）および１型のシリコン膜＋４！’
ｅ所望のパターンにエツチングする。この後、ソース電
極（６）およびドレイン電極（７）を形成し、所望のレ
ジストパターンを形成した後、ソース電極（６）および
ドレイン電極（７）をエツチングし、引き続いて同一パ
ターンでｎ型シリコン膜（５１’ｉエツチングする。
上にゲート電極（２）を所望のパターンに形成する。次
いで、ゲート絶縁膜ｆ３１ 、 を型のシリコン膜（４
）およびｎ型のシリコン膜（６）を連続的に形成し、ｎ
型のシリコン膜（５）および１型のシリコン膜＋４！’
ｅ所望のパターンにエツチングする。この後、ソース電
極（６）およびドレイン電極（７）を形成し、所望のレ
ジストパターンを形成した後、ソース電極（６）および
ドレイン電極（７）をエツチングし、引き続いて同一パ
ターンでｎ型シリコン膜（５１’ｉエツチングする。
この薄膜トランジスタの製造には、ソース電甑（６）お
よびドレイン電極（７）をマスクの一部としてｎ型のシ
リコン膜（６）をエツチングする工程を包含している。
よびドレイン電極（７）をマスクの一部としてｎ型のシ
リコン膜（６）をエツチングする工程を包含している。
このとき下地の１型シリコン膜（４）をエツチングせず
にｎ型シリコン膜（６）のみをエツチングすることが必
要であり、ｉ型のシリコン膜（４）がすべてエツチング
されてしまった場合には薄膜トランジスタは正常に作動
しない。このため、１型シリコン膜（４）とｎ型シリコ
ン膜（６）のエツチング速度の差が小さい場合には、第
２図に示すようにｉ型シリコン膜（４）をｎ型シリコン
膜（６）より十分厚く、例えば３０００Ａ以上形成する
ことが必要である。
にｎ型シリコン膜（６）のみをエツチングすることが必
要であり、ｉ型のシリコン膜（４）がすべてエツチング
されてしまった場合には薄膜トランジスタは正常に作動
しない。このため、１型シリコン膜（４）とｎ型シリコ
ン膜（６）のエツチング速度の差が小さい場合には、第
２図に示すようにｉ型シリコン膜（４）をｎ型シリコン
膜（６）より十分厚く、例えば３０００Ａ以上形成する
ことが必要である。
従来の薄膜トランジスタは以上のように構成されており
、通常り型シリコン膜中の不純物ドーピング量は数−以
下と小さいので、ｉ型シリコン膜に対するｆｉｎ型シリ
コン膜エツチング速度比を大きくとることが非常に困難
である。このため、ｉ型のシリコン膜を極めて薄くする
ことが困難であり、光電流の発生を防ぐため、遮光膜が
必要となり、工程数が多くなるなどの問題点があった。
、通常り型シリコン膜中の不純物ドーピング量は数−以
下と小さいので、ｉ型シリコン膜に対するｆｉｎ型シリ
コン膜エツチング速度比を大きくとることが非常に困難
である。このため、ｉ型のシリコン膜を極めて薄くする
ことが困難であり、光電流の発生を防ぐため、遮光膜が
必要となり、工程数が多くなるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、極めて薄いｎ型シリコン膜を存する薄膜トラ
ンジスタを得ることを目的とする。
たもので、極めて薄いｎ型シリコン膜を存する薄膜トラ
ンジスタを得ることを目的とする。
この発明に係る薄膜トランジスタは、ｎ型のシリコン膜
中の水素原子濃度をｉ型のシリコン膜中の水素濃度より
高くしたものである。
中の水素原子濃度をｉ型のシリコン膜中の水素濃度より
高くしたものである。
この発明におけるシリコン膜中の水素原子濃度はシリコ
ン膜のエツチング速度に影響をおよぼし、上記のような
手段によって１型のシリコン膜に対するｎ型のシリコン
膜のエツチング速度比を大きくとることができ、極めて
薄いｉ型のシリコン膜を有する薄膜トランジスタが得ら
れる。
ン膜のエツチング速度に影響をおよぼし、上記のような
手段によって１型のシリコン膜に対するｎ型のシリコン
膜のエツチング速度比を大きくとることができ、極めて
薄いｉ型のシリコン膜を有する薄膜トランジスタが得ら
れる。
以下、この発明の一実施例を図について説明する。′＠
１図はこの発明の一実施例を示す断面図である。まず、
ガラス等の絶縁基板ｆｉｌ上にアルミニウム、クロムな
どのゲート電極（２）全所望のパターンに形成した後、
シリコン窒化膜、シリコン酸化膜などゲート絶縁ｇ Ｆ
３１ ｉ形成する。この上にシランガスを含むプラズマ
化学気相法により膜厚２００〜５００Ａのノンドープの
ｉ型のシリコン膜＋４）′ｔ−形成する。ｎ型シリコン
膜中の水素原子濃度の制御は基板の処理温度によって行
なわれ、例えばｉ型シリコン膜（４）形成中に基板を高
温（例えば３００℃以上）に保持することによって１型
のシリコン膜（４）の低水素化をはかることができる。
１図はこの発明の一実施例を示す断面図である。まず、
ガラス等の絶縁基板ｆｉｌ上にアルミニウム、クロムな
どのゲート電極（２）全所望のパターンに形成した後、
シリコン窒化膜、シリコン酸化膜などゲート絶縁ｇ Ｆ
３１ ｉ形成する。この上にシランガスを含むプラズマ
化学気相法により膜厚２００〜５００Ａのノンドープの
ｉ型のシリコン膜＋４）′ｔ−形成する。ｎ型シリコン
膜中の水素原子濃度の制御は基板の処理温度によって行
なわれ、例えばｉ型シリコン膜（４）形成中に基板を高
温（例えば３００℃以上）に保持することによって１型
のシリコン膜（４）の低水素化をはかることができる。
この後、膜厚１０〜２００Ａのリンをドープしたｎ型の
シリコン膜（５）を上記ノンドープの１型のシリコン膜
（４）と同様の方法で形成する。このときｎ型のシリコ
ン膜（５）中の水素原子濃度をｉ型のシリコン膜（４）
中のそれよりも高くするため（例えば２倍以上）、ｎ型
のシリコン膜（＋１）の形成時の基板温度を低温（例え
ば２００℃以下）にし、形成後加熱処理は行なわない。
シリコン膜（５）を上記ノンドープの１型のシリコン膜
（４）と同様の方法で形成する。このときｎ型のシリコ
ン膜（５）中の水素原子濃度をｉ型のシリコン膜（４）
中のそれよりも高くするため（例えば２倍以上）、ｎ型
のシリコン膜（＋１）の形成時の基板温度を低温（例え
ば２００℃以下）にし、形成後加熱処理は行なわない。
この後、ｎ型のシリコン膜（５）および１型のシリコン
膜（４）を所望のパターンにエツチングし、アルミニウ
ム。
膜（４）を所望のパターンにエツチングし、アルミニウ
ム。
クロム等のソース電極ｆｆ１ｌおよびドレイン電極（７
）を形成し、所望のレジストパターンを形成した後、ソ
ース電極（６）およびドレイン電極（７）ヲエッチング
し、引き続いて同一パターンでｎ型シリコン膜（６）を
エツチングする。
）を形成し、所望のレジストパターンを形成した後、ソ
ース電極（６）およびドレイン電極（７）ヲエッチング
し、引き続いて同一パターンでｎ型シリコン膜（６）を
エツチングする。
上記のように構成された薄膜トランジスタにおいては、
ソース電極およびドレイン電極をマスクの一部としてｎ
型のシリコン膜をエツチングするときｔａシリコン膜に
対するｎ型シリコン膜のエツチング速度地金十分に大き
くとることが必要である。シリコン膜のエツチングを例
えば弗化水素酸を含むエツチング液などを用いたウェッ
トエツチング法で行なう場合と、フッ素原子あるいは塩
素原子を含むドライエツチング法で行なう場合のいずれ
の場合に３いても、シリコン膜中の水素原子濃度とシリ
コン膜のエツチング速度の間に相関関係を得ることがで
き、シリコン膜中の水素原子濃度が高いほど、シリコン
膜のエツチング速１ｉｔ−１大きくなる傾向がある。こ
のことを利用し、ｎ型シリコン膜中の水素原子＃に度を
高くし、１型シリコン膜中の水素原子濃度を低くしたこ
とにより、ｉ型シリコン膜に対するｎ型シリコン膜のエ
ツチング速度比を十分に大きくとることができ、極めて
薄いｉ型のシリコン膜ヲ有する薄膜トランジスタを容易
に得ることができる。
ソース電極およびドレイン電極をマスクの一部としてｎ
型のシリコン膜をエツチングするときｔａシリコン膜に
対するｎ型シリコン膜のエツチング速度地金十分に大き
くとることが必要である。シリコン膜のエツチングを例
えば弗化水素酸を含むエツチング液などを用いたウェッ
トエツチング法で行なう場合と、フッ素原子あるいは塩
素原子を含むドライエツチング法で行なう場合のいずれ
の場合に３いても、シリコン膜中の水素原子濃度とシリ
コン膜のエツチング速度の間に相関関係を得ることがで
き、シリコン膜中の水素原子濃度が高いほど、シリコン
膜のエツチング速１ｉｔ−１大きくなる傾向がある。こ
のことを利用し、ｎ型シリコン膜中の水素原子＃に度を
高くし、１型シリコン膜中の水素原子濃度を低くしたこ
とにより、ｉ型シリコン膜に対するｎ型シリコン膜のエ
ツチング速度比を十分に大きくとることができ、極めて
薄いｉ型のシリコン膜ヲ有する薄膜トランジスタを容易
に得ることができる。
なお、上記実施例では、ｎ型シリコン膜の形成時の基板
温度ｉｎ型シリコン膜のそれよりも高くしたことによっ
てｌ型シリコン膜中の水素原子濃度をｎ型シリコン膜中
のそれよりも低くしたものについて説明したが、１型シ
リコン膜を低温で形成し念後、基板を加熱する方法によ
って１型シリコン膜の低水素化をはかることもできる。
温度ｉｎ型シリコン膜のそれよりも高くしたことによっ
てｌ型シリコン膜中の水素原子濃度をｎ型シリコン膜中
のそれよりも低くしたものについて説明したが、１型シ
リコン膜を低温で形成し念後、基板を加熱する方法によ
って１型シリコン膜の低水素化をはかることもできる。
加熱手段としては、通常のヒーターを用いてもよく、ラ
ンプあるいはレーザー光を用いてもよい。
ンプあるいはレーザー光を用いてもよい。
以上のように、この発明によれば、ｎ型のシリコン膜中
の水素原子濃度を１型のシリコン膜中の水素原子濃度よ
り高くしたので、ｎ型シリコン膜に対するｎ型シリコン
膜のエツチング速度比を大きくとることができ、１型シ
リコン膜を極めて薄くすることが可能となり、遮光膜の
いらない薄膜トランジスタが再現性よく得られる効果が
ある。
の水素原子濃度を１型のシリコン膜中の水素原子濃度よ
り高くしたので、ｎ型シリコン膜に対するｎ型シリコン
膜のエツチング速度比を大きくとることができ、１型シ
リコン膜を極めて薄くすることが可能となり、遮光膜の
いらない薄膜トランジスタが再現性よく得られる効果が
ある。
第１図はこの発明の一実施例による薄膜トランジスタを
示す断面図、及び第２図は従来の薄膜トランジスタを示
す断面図である。 図において、（ｌ）は絶縁基板、（２）はゲート電極、
（３）はゲート絶縁膜、（４）はｎ型のシリコン膜、（
５）はｎ型のシリコン膜、（６）はソース電極、（７）
はドレイン電極である。 なお、図中、同一符号は同−又は相当部分を示す。
示す断面図、及び第２図は従来の薄膜トランジスタを示
す断面図である。 図において、（ｌ）は絶縁基板、（２）はゲート電極、
（３）はゲート絶縁膜、（４）はｎ型のシリコン膜、（
５）はｎ型のシリコン膜、（６）はソース電極、（７）
はドレイン電極である。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 少なくとも、絶縁基板上に形成されたゲート電極と、
ゲート絶縁膜とｉ型のシリコン膜とｎ型のシリコン膜と
ソース電極およびドレイン電極からなる薄膜トランジス
タにおいて、上記ｎ型のシリコン膜中の水素原子濃度を
上記ｉ型のシリコン膜中の水素原子濃度の２倍以上とし
たことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237588A JPH01244665A (ja) | 1988-03-26 | 1988-03-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7237588A JPH01244665A (ja) | 1988-03-26 | 1988-03-26 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244665A true JPH01244665A (ja) | 1989-09-29 |
Family
ID=13487489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7237588A Pending JPH01244665A (ja) | 1988-03-26 | 1988-03-26 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100786498B1 (ko) * | 2005-09-27 | 2007-12-17 | 삼성에스디아이 주식회사 | 투명박막 트랜지스터 및 그 제조방법 |
-
1988
- 1988-03-26 JP JP7237588A patent/JPH01244665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100786498B1 (ko) * | 2005-09-27 | 2007-12-17 | 삼성에스디아이 주식회사 | 투명박막 트랜지스터 및 그 제조방법 |
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