JPH01233525A - コンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリに書き込む時にパリティビットを確立し、読み出
す時に該パリティビットを用い該メモリの異常を監視し
、異常があればアラームを発するパリティ発生・検出回
路及び、クロックをカウントし、プロセッサからのリセ
ット信号でリセットし、オーバフローするとアラームを
発するプロセッサ監視用カウンタを持ち、且つ直接メモ
リ制御回路を持つコンピュータに関し、 プロセッサが正常な時及びメモリが正常な時アラームを
発することがないコンピュータの提供を目的とし、 直接メモリ制御回路にて直接メモリアクセス制御を行う
前に、該パリティ発生・検出回路にてのパリティビット
を確立する確立手段及び、直接メモリアクセス制御中は
該プロセッサ監視用カウンタの動作を停止させる停止手
段を設けた構成とする。

Ｃ産業上の利用分野〕 本発明は、メモリに書き込む時にパリティビットを確立
し、読み出す時に該パリティビットを用い該メモリの異
常を監視し、異常があればアラームを発するパリティ発
生・検出回路及び、クロックをカウントし、プロセッサ
からのリセット信号でリセットし、オーバフローすると
アラームを発するプロセッサ監視用カウンタを持ち、且
つ直接メモリ制御回路を持つコンピュータの改良に関す
る。

〔従来の技術〕

以下従来例を図を用いて説明する。

第４図は従来例のコンピュータのブロック図、第５図は
ウォッチドッグタイマーの誤動作を説明するタイムチャ
ートである。

通常、コンピュータは正常動作を保証する為に、第４図
に示す如く幾つかの監視機能を持っている。

パリティ発生・検出回路２は、メモリ１の異常を検出す
るもので、メモリ１にデータを書き込む時、データ夫々
に対して、例えば奇数パリティピットを発生記憶してお
き、メモリ１よりデータを読み出す時、記憶している奇
数パリティビットを参照し、奇数パリティとなっていれ
ばメモリ１は正常で、偶数パリティとなっていればメモ
リ１に異常があるとしてアラームを発し、ノア回路１０
を介してプロセッサ３の、上位の割り込みを受は付ける
端子ＮＭＩに送り、プロセッサ３の動作を停止する。

又ウォッチドッグタイマー（プロセッサ監視用カウンタ
で以下ＷＤＴと称す）４は、プロセッサ３が暴走時フェ
ールセイフを行わせる為のもので、クロックをカウント
するカウンタで構成され、プロセッサ３が正常時は、一
定周期でリセット信号を送りリセットしてカウンタがオ
ーバフローしないようにしている。

プロセッサ３が暴走すると、リセット信号が一定周期で
送られなくなり、カウンタはオーバフローし、プロセッ
サ３暴走としてアラームを発し、ノア回路１０を介して
プロセッサ３の、上位の割り込みを受は付ける端子ＮＭ
Ｉに送り、プロセッサ３の動作を停止する。

クロンク検出回路１１は、クロック断を検出した時クロ
ック断アラームを送出するものであり、又ＣＰＵアボー
トは、プロセッサ３内で、異常な状態に遷移してしまっ
た特発する信号で、これ等の信号は共にノア回路１０を
介してプロセッサ３の、上位の割り込みを受は付ける端
子ＮＭＩに送され、プロセッサ３の動作を停止する。

近年プロセッサ３の処理能力アップを狙い、直接メモリ
制御回路（以下Ｄ　Ｍ　Ａ　？！１１御回路色回路）５
を用い、直接メモリ制御（以下ＤＭＡ制御と称す）を行
うものが多く見られるようになってきた。

この場合の動作を、フロッピィディスクドライバ制御回
路１３より、直接メモリｌに書込み読み出しを行う場合
を例にとり説明する。

フロッピィディスクドライバ制御回路１３よりＤ　Ｍ　
Ａ　制御回路５にＤＭＡ制御を要求すると、ＤＭＡ制御
回路５はプロセッサ３に対してパスリクエスト（Ｂ　Ｒ
Ｑ）を出力し、プロセッサ３からのパスアクナリッジ（
Ｂ、ＡＣＫ）を受信するとＤＭＡ制御に移行する。

この時、プロセッサ３は、直接メモリを制御するデータ
の転送バイト数及び、データを転送するメモリ１の先頭
のアドレスを、ＤＭＡ？ｌｉｌ制御回路５の内部レジス
タに設定し、動作を停止する。

すると、ＤＭＡ制御回路５は、フロッピィディスクドラ
イバ制御回路１３に対しＤＭＡ転送を許可し、内部レジ
スタに設定された先頭アドレス以下に転送バイト数のデ
ータを書き込んだり、読み出したりさせる。

この時も、パリティ発注・検出回路２は、データを四き
込む時はパリティビットを発生してパリティを確立し、
又データを読み出す時は、パリティピントを用いメモリ
１の異常を監視する。

尚第４図の８はクロック発生器、９は制御レジスタ、１
２”はプログラムを格納するＲＯＭを示す。

〔発明が解決しようとする課題〕 例えば、第５図（Ａ）に示す如（、ＷＤＴ４はＬｏｏｍ
ｓたてばオーバフローするものとし、プロセッサ３は（
Ｂ）に示す如＜ＷＤＴ４を９０ｍ５毎にリセットするよ
うにしていると、プロセッサ３が正常で、ＤＭＡ制御を
行わない時はオーバフローせずアラームを出すことはな
い。

しかしながら、第５図（Ｄ）に示す如く、プロセッサ３
がＷＤＴリセットを行う直前に、フロンピーより長大な
データを転送するＤＭＡ制御となった場合、又は第５図
（Ｃ）に示す如く、シリアル通信を行う通信制御等の如
く、断続するＤＭＡ制御が連続すると、ＤＭＡ制御の間
プロセッサ３は動作を停止しカウンタリセット信号を出
力しないが、ＷＤＴ４はカウント動作を続行しており、
プロセッサ３は正常であるに関わらず、オーバフローし
てアラームを出力する問題点がある。

又、ＤＭＡ制御になると、プロセッサ３は停止状態とな
り、バスの支配権はＤＭＡ制御回路５に移るが、ＤＭＡ
制御は必ずメモリ１に書込み動作を行ってから、読み出
し動作を行うとは限らない。

従って、メモリ１への書き込みが未だ行われておらずパ
リティビットが確立されていない前に、ＤＭＡ制御とな
り、読み出しが行われると、例えば、メモリｌより“０
．０”を読み出した時、奇パリティとしであるに関わら
ず、パリティビットが０になっていることもあり、この
場合は、パリティ発生・検出回路２は、メモリｌは異常
でないに関わらずアラームを出力する問題点がある。

本発明は、ＤＭＡ制御時、読み出しから行っても、メモ
リ１が正常なら、パリティ発生・検出回路２はアラーム
を発せず、又プロセッサ３がカウンタリセットを行う直
前に、長大なデータを転送するＤＭＡ制御となった場合
等でもプロセッサ３が正常ならアラームを発しない、即
ち、プロセッサが正常な時及びメモリが正常な時アラー
ムを発することがないコンピュータの提供を目的として
いる。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、メモリ１に書き込む時にパリティビ
ットを確立し、読み出す時に該パリティビットを用い該
メモリ１の異常を監視し、異常があればアラームを発す
るパリティ発生・検出回路２及び、クロックをカウント
し、プロセッサ３からのリセット信号でリセットし、オ
ーバフローするとアラームを発するプロセッサ監視用カ
ウンタ４を持ち、且つ直接メモリ制御回路５を持つコン
ピュータにおいて、 該コンピュータに、該ＤＭＡ制御回路５にてＤＭＡＩＩ
制御を行う前に該パリティ発生・検出回路２にてのパリ
ティビットを確立する確立手段６及び、ＤＭＡ制御中は
該プロセッサ監視用カウンタ４の動作を停止させる停止
手段７を設ける。

〔作　用〕 本発明によれば、確立手段６にて、Ｄ　Ｍ　Ａ　：ＩＩ
Ｊ御回路５がＤＭＡ制御を行う前に、既に、パリティビ
ットは確立しているので、ＤＭＡ制御時、読み出しから
行っても、メモリ１が正常なら、パリティ発生・検出回
路２はアラームを発することはなくなり、又ＤＭＡ制御
を行う時は、停止手段７にて、プロセッサ監視用カウン
タ４もカウント動作を停止しているので、プロセッサ３
がカウンタリセットを行う直前に、長大なデータを転送
するＤＭＡ制御となった場合等でもプロセッサ３が正常
ならアラームを発することはなくなる。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第２図は本発明の実施例のコンピュータのブロック図、
第３図は本発明の実施例のパリティビット確立プログラ
ムのフローチャートである。

第２図で第４図と異なる点は、ＲＯＭ１２に、第３図に
示すパリティビット確立プログラム６を格納しである点
と、アンド回路７を設け、プロセッサ３が停止しても停
止しない、プロセッサ３経由でＷＤＴ４に送られるクロ
ック及び、ＤＭＡ制御許可より終了迄の間Ｌレベルの信
号を出力するパスアクナリッジ（Ｂ　Ａ　ＣＫ）信号を
入力するようにした点である。

この異なる点について説明すると、第３図に示す如く、
ステップ１にて、コンピュータに電源が投入された時、
及びコンピュータがリセットされ初期化された時は、ス
テップ２に進み、プロセッサ３はメモリＩの全エリアに
“０，０′を書込み、パリティ発生・検出回路２にて、
奇パリティなら、１のパリティピットを発生させパリテ
ィピットを６１立する。

それからステップ３に進み通常の処理をさせるようにす
る。このようにすれば、Ｄ　Ｍ　Ａ　Ｋｔ制御に移り、
メモリ１よりのデータ読み出しから始まって、“０，０
”を読み出しても、パリティピットは１で奇パリティと
なるので、メモリ１が正常なら、パリティ発生・検出回
路２はアラームを発することはなくなる。

勿論メモリ１が異常で、読み出した時“０゜１”となれ
ば、偶パリティとなるので、この時はパリティ発生・検
出回路２はアラームを発する。

又ＤＭＡ制御回路５より、プロセッサ３に対し、ＤＭＡ
制御の為のバスリクエスト（Ｂ　ＲＱ）を出力し、プロ
セッサ３からのパスアクナリッジ（ＢＡＣＫ）が出力す
ると、プロセッサ３は動作を停止するも、パスアクナリ
フジが出力しＤＭＡ制御が終わる迄の（Ａ）に示すＬレ
ベルの信号は、アンド回路７に入力し、ＷＤＴ４へのク
ロックを阻止するので、ＷＤＴ４はカウント動作を停止
する。

即ち、プロセッサ３とＷＤＴ４も共に動作を停止するの
で、プロセッサ３が正常時は、ＷＤＴ　４はアラームを
発することはなくなる。

〔発明の効果〕 以上詳細に説明せる如く本発明によれば、プロセッサ３
が正常な時及びメモリ１が正常な時アラームを出力する
ことがなくなり、コンピュータの信頗性が向上する効果
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のコンピュータのブロック図、 第３図は本発明の実施例のパリティピッＨ１立プログラ
ムのフローチャート、 第４図は従来例のコンピュータのブロック図、第５図は
ウォッチドッグタイマーの誤動作を説明するタイムチャ
ートである。 図において、 ■はメモリ、 ２はパリティ発生・検出回路、 ３はプロセッサ、 ４はプロセッサ監視用カウンタ、ウォッチドッグタイマ
ー、 ５は直接メモリ制御回路、 ６は確立手段、パリティピット確立プログラム、７は停
止手段、アンド回路、 １０はノア回路、 １１はクロック検出回路、 １２．１２’　はＲＯＭ。 １３はフロッピィディスクドライバ制御回路を示す。 令介１月の虎理フ′口・・ノフ囚 蔓　１　久 小条り月のず施４グ′コのノ＼・リテイビツＬ石狂ｎプ
ロブのフローケヤート 牛　　３　　口

Claims (1)

1. 【特許請求の範囲】 メモリ（１）に書き込む時にパリティビットを確立し、
   読み出す時に該パリティビットを用い該メモリ（１）の
   異常を監視し、異常があればアラームを発するパリティ
   発生・検出回路（２）及び、クロックをカウントし、プ
   ロセッサ（３）からのリセット信号でリセットし、オー
   バフローするとアラームを発するプロセッサ監視用カウ
   ンタ（４）を持ち、且つ直接メモリ制御回路（５）を持
   つコンピュータにおいて、 該直接メモリ制御回路（５）にて直接メモリアクセス制
   御を行う前に、該パリティ発生・検出回路（２）にての
   パリティビットを確立する確立手段（６）及び、直接メ
   モリアクセス制御中は該プロセッサ監視用カウンタ（４
   ）の動作を停止させる停止手段（７）を設けたことを特
   徴とするコンピュータ。