JPH01231424A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH01231424A JPH01231424A JP63057484A JP5748488A JPH01231424A JP H01231424 A JPH01231424 A JP H01231424A JP 63057484 A JP63057484 A JP 63057484A JP 5748488 A JP5748488 A JP 5748488A JP H01231424 A JPH01231424 A JP H01231424A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- frequency division
- frequency
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- Prior art date
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- Granted
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- 230000003111 delayed effect Effects 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２つの入力信号の内の一方を分周し、また他
方と同一の周波数をもち、さらに遅延時間可変の遅延回
路により、位相差を可変できるパルス発生回路に関し、
特にビデオ・テープ・レコーダ（以下、ＶＴＲと略称す
る）やディジタル・オーディオ・テープレフーダ（以下
、ＤＡＴと略称する）に適するパルス発生回路に関する
。
方と同一の周波数をもち、さらに遅延時間可変の遅延回
路により、位相差を可変できるパルス発生回路に関し、
特にビデオ・テープ・レコーダ（以下、ＶＴＲと略称す
る）やディジタル・オーディオ・テープレフーダ（以下
、ＤＡＴと略称する）に適するパルス発生回路に関する
。
従来、この種のパルス発生回路は、ｎ分周回路と遅延回
路と２分周回路とで構成されている。第３図に示す従来
例は、ｎ分周回路１と遅延回路２と２分周回路３とで構
成されている。ｎ分周回路１は、被分周入力信号２１と
セラＩ・入力信号２２とを入力し、セット入力信号２２
より分周値ｎがセットされ、被分周入力信号２１をｎ分
周し、ｎ分周信号２５を出力する。遅延回路２は、その
ｎ分周信号２５を入力とし、設定遅延時間だけ遅延し、
遅延信号２３を出力する。２分周回路３は、その遅延信
号２３とセット入力信号２２とを入力とし、セット入力
信号２２により初期値がセットされ、遅延信号２３を２
分周し、分局出力信号２４を出力する。第４図は、第３
図に示す従来例の動作を説明するためのタイミング・チ
ャートである。第４図では、被分局入力信号２１がセッ
ト入力信号２２の１０倍の周波数を・もち、セ、ト入力
信号２２と分周出力信号２４との位相差がｔＤであり、
また分局値ｎが５であり、さらに設定遅延時間がｔＤｌ
の場合の例を示している。
路と２分周回路とで構成されている。第３図に示す従来
例は、ｎ分周回路１と遅延回路２と２分周回路３とで構
成されている。ｎ分周回路１は、被分周入力信号２１と
セラＩ・入力信号２２とを入力し、セット入力信号２２
より分周値ｎがセットされ、被分周入力信号２１をｎ分
周し、ｎ分周信号２５を出力する。遅延回路２は、その
ｎ分周信号２５を入力とし、設定遅延時間だけ遅延し、
遅延信号２３を出力する。２分周回路３は、その遅延信
号２３とセット入力信号２２とを入力とし、セット入力
信号２２により初期値がセットされ、遅延信号２３を２
分周し、分局出力信号２４を出力する。第４図は、第３
図に示す従来例の動作を説明するためのタイミング・チ
ャートである。第４図では、被分局入力信号２１がセッ
ト入力信号２２の１０倍の周波数を・もち、セ、ト入力
信号２２と分周出力信号２４との位相差がｔＤであり、
また分局値ｎが５であり、さらに設定遅延時間がｔＤｌ
の場合の例を示している。
まず、セット入力信号２２のパルスにより、ｎ分周回路
１及び２分周回路３に５及びＯがセットされる。ｎ分周
回路ｌは、被分局入力信号２１を分局データに示すよう
に５分周し、分局データが３及び５で“ハイ”レベル及
び“ロー”レベルになるｎ分周信号２５を出力する。次
に、遅延回路２は、そのｎ分周信号２５の立上がりエッ
ヂを設定遅延時間ｔＤｌだけ遅延し、遅延信号２３を出
力する。最後に、２分周回路３は、その遅延信号２３の
立上がりエッヂで変化する分周出力信号２４を出力する
。
１及び２分周回路３に５及びＯがセットされる。ｎ分周
回路ｌは、被分局入力信号２１を分局データに示すよう
に５分周し、分局データが３及び５で“ハイ”レベル及
び“ロー”レベルになるｎ分周信号２５を出力する。次
に、遅延回路２は、そのｎ分周信号２５の立上がりエッ
ヂを設定遅延時間ｔＤｌだけ遅延し、遅延信号２３を出
力する。最後に、２分周回路３は、その遅延信号２３の
立上がりエッヂで変化する分周出力信号２４を出力する
。
上述した従来のパルス発生回路は、分局出力信号２４の
極性が２分周回路のもつ初期値で決まるので、ひととお
りとなってしまい、応用回路によっては反転回路を付加
しなければならないという欠点がある。
極性が２分周回路のもつ初期値で決まるので、ひととお
りとなってしまい、応用回路によっては反転回路を付加
しなければならないという欠点がある。
特に、本従来例を集積回路に内蔵し、ＶＴＲまたはＤＡ
Ｔセットのプリント基板に実装する場合、反転回路を付
加することは、実装面積の増加と実装工数の増加を導き
、コスト・アップ及び信頼度ダウンを招くおそれがある
という欠点がある。
Ｔセットのプリント基板に実装する場合、反転回路を付
加することは、実装面積の増加と実装工数の増加を導き
、コスト・アップ及び信頼度ダウンを招くおそれがある
という欠点がある。
本発明のパルス発生回路は、入力信号を分周する第１の
分周回路と、その分周信号を遅延する遅延回路と、その
遅延信号を分周する第２の分周回路と、これら第１およ
び第２の分周回路の少なくとも一方に初期値を与える初
期値発生回路とを有している。
分周回路と、その分周信号を遅延する遅延回路と、その
遅延信号を分周する第２の分周回路と、これら第１およ
び第２の分周回路の少なくとも一方に初期値を与える初
期値発生回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図に示すパルス発生回路の実施例は、初期値発生回路
４とｎ分周回路１と遅延回路２と２分周回路３とを具備
して構成されている。初期値発生回路４の、第一の・入
力は初期値指定信号２６の端子に、第一の出力は初期値
データ信号２７の出方端に、それぞれ接続されている。
１図に示すパルス発生回路の実施例は、初期値発生回路
４とｎ分周回路１と遅延回路２と２分周回路３とを具備
して構成されている。初期値発生回路４の、第一の・入
力は初期値指定信号２６の端子に、第一の出力は初期値
データ信号２７の出方端に、それぞれ接続されている。
ｎ分周回路１の第−及び第二の入力は被分周入力信号２
１の端子及びセット入力信号２２の端子に、第一の出力
はｎ分周信号２５の出力端に、それぞれ接続されている
。
１の端子及びセット入力信号２２の端子に、第一の出力
はｎ分周信号２５の出力端に、それぞれ接続されている
。
遅延回路２の第一の入力はそのｎ分周信号２５の出力端
に、第一の出力は遅延信号２３の出力端に、それぞれ接
続されている。２分周回路３の第一・第二及び第三の入
力はその遅延信号２３の出力端、セット入力信号２２の
端子及び初期値データ信号２７の出力端に、それぞれ接
続されている。
に、第一の出力は遅延信号２３の出力端に、それぞれ接
続されている。２分周回路３の第一・第二及び第三の入
力はその遅延信号２３の出力端、セット入力信号２２の
端子及び初期値データ信号２７の出力端に、それぞれ接
続されている。
つぎに、その動作について説明する。
第２図は、第１図に示す実施例の動作を説明するための
タイミング・チャートである。第２図では、被分周入力
信号２１がセット入力信号２２の１０倍の周波数をもち
、セット入力信号２２と分周出力信号２４との位相差が
ｔＤであり、また分°周値ｎで５であり、設定遅延時間
がｔｌｌｌであり、さらに初期値データ信号２７の値が
Ｏまたは１の場合の例を示している。
タイミング・チャートである。第２図では、被分周入力
信号２１がセット入力信号２２の１０倍の周波数をもち
、セット入力信号２２と分周出力信号２４との位相差が
ｔＤであり、また分°周値ｎで５であり、設定遅延時間
がｔｌｌｌであり、さらに初期値データ信号２７の値が
Ｏまたは１の場合の例を示している。
まず、セット入力信号２２のパルスにより、ｎ分周回路
１及び２分周回路３に５及び０または１がセットされる
。ｎ分周回路１は、被分周入力信号２１を分局データに
示すように５分周し、分局データが３及び５で“ハイ”
レベル及び“ロー”レベルになるｎ分周信号２５を出力
する。次に、遅延回路２は、そのｎ分周信号２５の立上
がりエッヂを設定時間ｔＤｌだけ遅延し、遅延信号２３
を出力する。最後に、２分周回路３は、その遅延信号２
３の立上がりエッヂで変化する分周出力信号２４を出力
する。
１及び２分周回路３に５及び０または１がセットされる
。ｎ分周回路１は、被分周入力信号２１を分局データに
示すように５分周し、分局データが３及び５で“ハイ”
レベル及び“ロー”レベルになるｎ分周信号２５を出力
する。次に、遅延回路２は、そのｎ分周信号２５の立上
がりエッヂを設定時間ｔＤｌだけ遅延し、遅延信号２３
を出力する。最後に、２分周回路３は、その遅延信号２
３の立上がりエッヂで変化する分周出力信号２４を出力
する。
第５図に本発明の他の実施例を示す６本実施例では、初
期値発生回路４の、第一の入力は初期値指定信号２６の
端子に、第一の出力は初期値データ信号２７の出力端に
、それぞれ接続されている。ｎ分周回路ｌの第一、第二
及び第三の入力は被分周入力信号２１の端子・セット入
力信号２２の端子及び初期値データ信号２７の出力端に
、第−の出力はｎ分周信号２５の出力端に、それぞれ接
続されている。遅延回路２の、第一の入力はそのｎ分周
信号２５の出力端に、第一の出力は遅延信号２３の出力
端に、それぞれ接続されている。
期値発生回路４の、第一の入力は初期値指定信号２６の
端子に、第一の出力は初期値データ信号２７の出力端に
、それぞれ接続されている。ｎ分周回路ｌの第一、第二
及び第三の入力は被分周入力信号２１の端子・セット入
力信号２２の端子及び初期値データ信号２７の出力端に
、第−の出力はｎ分周信号２５の出力端に、それぞれ接
続されている。遅延回路２の、第一の入力はそのｎ分周
信号２５の出力端に、第一の出力は遅延信号２３の出力
端に、それぞれ接続されている。
２分周回路３の、第−及び第二の入力はその遅延信号２
３の出力端及びセット入力信号２２の端子に、第一の出
力は分周出力信号２４の端子に、それぞれ接続されてい
る。
３の出力端及びセット入力信号２２の端子に、第一の出
力は分周出力信号２４の端子に、それぞれ接続されてい
る。
つぎに、その動作について説明する。
第６図は、第５図に示す実施例の動作を説明するための
タイミング・チャートである。第６図では、被分周入力
信号２１がセット入力信号２２０１０倍の周波数をもち
、セット入力信号２２と分周出力信号２４との位相差が
ｔ。であり、また分周値ｎが５であり、さらに初期値デ
ータ信号２７の値が２であり、設定遅延時間ｔつ□の場
合の例を示している。
タイミング・チャートである。第６図では、被分周入力
信号２１がセット入力信号２２０１０倍の周波数をもち
、セット入力信号２２と分周出力信号２４との位相差が
ｔ。であり、また分周値ｎが５であり、さらに初期値デ
ータ信号２７の値が２であり、設定遅延時間ｔつ□の場
合の例を示している。
まず、セット入力信号２２のパルスにより、ｎ分周回路
１には初期値データ信号２７の値２がセットさ九、２分
周回路３には０がセットされる。ｎ分周回路１は、被分
周入力信号２１を分周データに示すように５分周し、分
周データが３及び５で“ハイ”レベル及び“ロー”レベ
ルにナルｎ分周信号２５を出力する。次に、遅延回路２
は、そのｎ分周信号２５の立上がりエッヂを設定遅延時
間ｔＤ２だけ遅延し、遅延信号２３を出力する。
１には初期値データ信号２７の値２がセットさ九、２分
周回路３には０がセットされる。ｎ分周回路１は、被分
周入力信号２１を分周データに示すように５分周し、分
周データが３及び５で“ハイ”レベル及び“ロー”レベ
ルにナルｎ分周信号２５を出力する。次に、遅延回路２
は、そのｎ分周信号２５の立上がりエッヂを設定遅延時
間ｔＤ２だけ遅延し、遅延信号２３を出力する。
最後に、２分周回路３は、その遅延信号２３の立上がり
エッヂで変化する分局出力信号２４を出力する。
エッヂで変化する分局出力信号２４を出力する。
初期値を分周回路１，３の両方に入力することもできる
。
。
以上説明したように本発明は、初期値発生回路を設け、
初期値指定信号により、２分周回路の初期値を設定する
ことによって、反転回路を付加することなしに、応用回
路の差異に対応できる効果がある。
初期値指定信号により、２分周回路の初期値を設定する
ことによって、反転回路を付加することなしに、応用回
路の差異に対応できる効果がある。
特に、本発明を集積回路に内蔵し、ＶＴＲまたはＤＡＴ
セットのプリント基板に実装する場合、応用回路に差異
があっても反転回路を付加する必要がないので、実装面
積・実装工数の増加を導かず、コスト・アップ及び信頼
度ダウンを招くおそれをなくせる効果がある。
セットのプリント基板に実装する場合、応用回路に差異
があっても反転回路を付加する必要がないので、実装面
積・実装工数の増加を導かず、コスト・アップ及び信頼
度ダウンを招くおそれをなくせる効果がある。
第１図は本発明のパルス発生回路の一実施例を示すブロ
ック図、第２図はその動作を示すタイミングチャート、
第３図は従来例のブロック図、第４図はその動作を説明
するためのタイミング・チャート、第５図は本発明の他
の実施例を示すブロック図、第６図はそのタイミング・
チャートである。 １・・・・・・ｎ分周回路、２・・・・・・遅延回路、
３・・・・・・２分周回路、４・・・・・・初期値発生
回路、２１・・・・・・被分周入力信号、２２・・・・
・・セット入力信号、２３・・・・・・遅延信号、２４
・・・・・・分周出力信号、２５・・・・・・ｎ分周信
号、２６・・・・・・初期値指定信号、２７・・・・・
・初期値データ信号、１．・・・・・・全体の遅延時間
、ｔＤｌ・・・・・・設定遅延時間。 代理人 弁理士 内 原 １ 目 ＄ ２ 酊
ック図、第２図はその動作を示すタイミングチャート、
第３図は従来例のブロック図、第４図はその動作を説明
するためのタイミング・チャート、第５図は本発明の他
の実施例を示すブロック図、第６図はそのタイミング・
チャートである。 １・・・・・・ｎ分周回路、２・・・・・・遅延回路、
３・・・・・・２分周回路、４・・・・・・初期値発生
回路、２１・・・・・・被分周入力信号、２２・・・・
・・セット入力信号、２３・・・・・・遅延信号、２４
・・・・・・分周出力信号、２５・・・・・・ｎ分周信
号、２６・・・・・・初期値指定信号、２７・・・・・
・初期値データ信号、１．・・・・・・全体の遅延時間
、ｔＤｌ・・・・・・設定遅延時間。 代理人 弁理士 内 原 １ 目 ＄ ２ 酊
Claims (1)
- 入力信号を分周する第１の分周回路と、その出力信号を
遅延する遅延回路と、その遅延信号を分周する第２の分
周回路と、前記第１および第２の分周回路の少なくとも
一方に初期値を与える初期値発生回路とを有することを
特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057484A JP2606262B2 (ja) | 1988-03-10 | 1988-03-10 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057484A JP2606262B2 (ja) | 1988-03-10 | 1988-03-10 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231424A true JPH01231424A (ja) | 1989-09-14 |
| JP2606262B2 JP2606262B2 (ja) | 1997-04-30 |
Family
ID=13056985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057484A Expired - Lifetime JP2606262B2 (ja) | 1988-03-10 | 1988-03-10 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606262B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220414A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 遅延回路 |
-
1988
- 1988-03-10 JP JP63057484A patent/JP2606262B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220414A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606262B2 (ja) | 1997-04-30 |
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