JPH01226053A - 論理アドレスキャッシュの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子計算機の中央処理装置におけるキャッシ
ュの制御方法に関するものである。

（従来の技術） 従来、電子計算機の中央処理装置を高速化する手段とし
てキャッシュが使用されている。このキャッシュにはい
くつかの、方式があるが、代表的なものとして、「日経
エレクトロニクスＪ　１９８１年５月１１日号の第１７
４頁〜２００頁において「大型コンピュータＡＣＯ８１
００Ｏの高速化技術とアーキテクチア」に記載されてい
る方式がある。

第２図は上記文献に示されている実アドレスキャッシュ
の制御回路図である。

同図において、１は中央処理装置、２は主記憶装置であ
る。中央処理装置１は、演算を行う演算部３と、演算部
３の指令により主記憶装置２のデータを参照する際にそ
の指令の論理アドレスを実アドレスに変換を行うアドレ
ス変換部４と、主記憶装置２のデータを一時保持してそ
のデータを使用することにより主記憶装置２を参照する
際の高連化をはかるキャッシュメモリ５と、主記憶装置
２への書込み要求をバッファリングする書込みバッファ
６よりなる。上記のキャッシュメモリ５と書込みバッフ
ァ６とは実アドレスを使用したキャッシュ部７を構成し
ている。

このキャッシュ部７は、ライトスルー方式で動作する。

即ち、演算部３が主記憶装置２からの読出し時において
、キャッシュメモリ５にそのコピーがある場合には、主
記憶装置２を参照することなく、キャッシュメモリ５の
内容を読出す。そして主記憶装置２への書込み時には、
キャッシュメモリ５を更新するとともに、常に主記憶装
置２も更新する。このようにして、ライトスルー方式に
おいては、読出し動作よりも書込み動作の方が時間がか
かるので、書込みバッファ６によってこれを補っている
。

第３図は書込みバッファ６の内部構成図である。

書込みバッファ６はいくつかのエントリＥ（第３図では
４エントリ）を有し、各エントリＥはアドレスＡとデー
タＤとの組からなる。例えば、エントリＥＯには、その
アドレスフィールドにアドレスＡＯを、データフィール
ドにデータＤＯを保持する。また、エントリＥｌにはア
ドレスＡｌ。

データＤ１を保持する。そしてエントリＥ２゜Ｅ３は空
きの状態であることを示している。各エントリＥの内容
は、演算部３による主記憶装置２への書込み指示の内容
を表わしており、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒ
ｓｔ　０ｕｔ）方式で入出力される。

演算部３は、書込み時にキャッシュメモリ５を更新し、
書込みバッファ６のエントリＥ３に書込み要求を登録す
ると、その書込み要求によって主記憶装置２が更新され
るのを待たないで、次の命令処理に移る。

一方、書込みバッファ６は、書込みの指示内容が登録さ
れると、先着順にその指示内容に従って主記憶装置２を
更新する。

このように書込みバッファ６を用いたことにより、ライ
トスルー方式のキャッシュ部７において、書込み時の高
速処理が可能になる。

上記の第２図の回路は、演算部３とキャッシュ部７との
間にアドレス変換部４を介在させて、キャッシュ部７が
実アドレスを扱うようにしているが、演算部３とキャッ
シュ部７との間のデータの授受を高速にするために、キ
ャッシュ部７が論理アドレスによるデータを扱うように
したものがある。第４図は従来の論理アドレスキャッシ
ュの制御回路図である。

同図において、添え字Ｂを付して示した各部は第２図に
おいて同一数字で示した各部と基本的には同等の機能を
有している。

アドレス変換部４Ｂは、キャッシュメモリ５Ｂ及び書込
みバッファ４Ｂと、主記憶装置２Ｂとの間に位置してい
て、キャッシュ部７Ｂは論理アドレスを扱う。即ち書込
みバッファ６Ｂの各エントリのアドレスフィールドに保
持される各アドレス及びキャッシュメモリ５Ｂの各アド
レスは論理アドレスである。

第５図は第４図の回路の動作を説明するための命令を示
す図であり、まず、演算部３Ｂからストア命令５ＴＯＲ
ＥＯが実行されると、論理アドレスＡＯと、書込みデー
タＤＯが書込みバッファ６Ｂに登録される。演算部３Ｂ
は、引き続き、命令列Ａ、Ｂ・・・の実行に移る。一方
、書込みバッファ６Ｂに登録されたアドレスＡＯと書込
みデータＤＯは例えば、演算部３Ｂが命令ＸＸＸを実行
している時にアドレス変換部４Ｂに送られる。そしてア
ドレス変換部４ＢによってアドレスＡＵが論理アドレス
から実アドレスに変換されるが、ここでアドレスＡＯに
ついて主記憶装置２Ｂにおいてページフォルトが検出さ
れることがある。このとき、命令列Ａ、Ｂ・・・中にス
トア命令５ＴＯＲＥＩがあった場合、そのアドレスＡ１
と書込みデータＤＩは書込みバッファ６Ｂ内にある。

演算部３Ｂでは、命令ＸＸＸの実行後、アドレスＡＯ、
データＤＯについてのページフォルトの処理を行ない、
命令ＹＹＹからプログラム実行を再開するが、このとき
、書込みバッファ６Ｂに登録されているアドレスＡｌ、
データＤ１についてもページフォルト直前の状態に正し
く復元させるために、アドレスＡＩ、データＤ１を書込
みバッファ６Ｂから一時待避させて前記再開時に書込み
バッファ６Ｂ内に戻すプロセスが必要になる。

（発明が解決しようとする課題） しかしながら、上記の退避と復元のためのハードウェア
はかなり複雑なものとなり、従って、従来の実アドレス
キャッシュにおける書込みバッファを同様の構成のまま
で論理アドレスキャッシュに使用すると満足に機能しな
いという問題点があった。

本発明は上記問題点に鑑み、キャッシュミスが生じたと
きに書込みバッファ内のデータの移動を一時的に停止さ
せることにより、プログラムの再開時に書込みバッファ
の内容の復元が不要となるようにした論理アドレスキャ
ッシュの制御方法を提供することを目的とする。

（課題を解決するための手段） 本発明は前記問題点を解決するために、論理アドレスに
よる処理用データをライトスルー方式によってキャッシ
ュメモリに書込むとともに先入れ先出しの書込みバッフ
ァに一旦保持した上で主記憶装置に書込む論理アドレス
キャッシュの制御方法において、キャッシュメモリへの
書込みの際にキャッシュミスのとき前記書込みバッファ
が当該書込みデータを書込み且つ以後の書込みを停止し
た上でそのアドレスをアドレス変換部が実アドレスに変
換し該各アドレスに対して前記主記憶装置がページフォ
ルトでないことを条件にその書込みデータを前記主記憶
装置に書込むとともに前記停止を解除する制御方法とし
た。

（作　用） 本発明によれば、演算部の指令によりキャッシュメモリ
への書込みの際に、キャッシュミスのときは、当該指令
による書込みデータが書込みバッファに書込まれると以
後のその書込みが停止され、書込みバッファのアドレス
を更新しながら主記憶装置のページフォルトの有無を確
認してページフォルトでないときは、書込みバッファの
内容が主記憶装置に書込まれるとともに、前記停止が解
除される。

（実施例） 第１図は本発明の一実施例として示した論理アドレスキ
ャッシュの制御回路図である。

同図において、添え字Ａを付して示した各部は第４図に
おいて添え字Ｂを付した同一数字の各部と基本的には同
等の機能を有している。

キャッシュメモリ５Ａは、演算部３Ａから書込み指令が
あったときにキャツシュヒツトの場合はヒツト信号を出
力し、キャッシュミスの場合はミス信号を出力する。ア
ドレス変換部４Ａは、主記憶装置２Ａをアドレスしたと
きに、ページフォルトの場合はページフォルト信号を出
力する。書込みバッファ６Ａはその書込み入力が停止さ
れたときにもそのアドレスを進めて主記憶装置２人をア
ドレスするとともに、書込み用のスペースが空いたとき
は空き信号を出力する。

８はキャッシュ制御回路で、前記ヒツト信号を受けたと
きはこの中央処理装置ＩＡを第４図の中央処理装置ＩＢ
と同等に動作させ、演算部３Ａの指令による書込みの際
に前記ミス信号を受けたときは、演算部３Ａに対して以
後の書込み指令を停止すべく停止信号を発生し、書込み
バッファ６Ａの以後の動作を待って、その結果、アドレ
ス変換部４Ａからページフォルト信号が発生しないとき
は前記停止信号を止めて、前記停止を解除する。

次に第１図の制御回路の具体的な動作を説明する。第６
図は第１図の回路の動作を示すフローチャートである。

まず、演算部３Ａから、書込みの指令があると（ステッ
プＳｌ）、キャッシュメモリ５Ａを参照し、キャツシュ
ヒツトした場合は（Ｓ２　）　、キャッシュメモリ５Ａ
を更新し、その指令の内容を書込みバッファ６Ａに書込
む（Ｓ３）。また、前記ステップＳ１において、読出し
指令のときに同様にキャツシュヒツトした場合は（Ｓ４
　）　、キャッシュメモリ５Ａから該指令に基づく内容
を読出す（Ｓ５）。前記各ステップＳ２．Ｓ３において
、キャッシュメモリ５Ａは、主記憶装置２人の一部のコ
ピーを保持しているという性質上、キャッシュメモリ５
Ａがヒツトしたアドレスでは主記憶装置２人にページフ
ォルトは起こり得ないので、この場合はページフォルト
の判別をしなくてよい。

書込み時にキャッシュミスが生じた場合は、書込みバッ
ファ６Ａにはこのときの指令による書込み内容が書込ま
れ（Ｓ６）、キャッシュ制御回路８はキャッシュメモリ
５Ａからミス信号を受けて停止信号を送出し、演算部３
Ａは以後の書込み指令動作を停止する（Ｓ７）。そして
書込みバッファ６Ａは、前記ミスした指令がアドレス変
換部４Ａで処理されるのを待つ。その結果主記憶装置２
Ａにページフォルトが発生しなければ（Ｓ８）、当該各
指令の内容を主記憶装置２Ａに書込み（Ｓ９）、キャッ
シュ制御回路８は前記停止信号の送出を止めて演算部３
Ａを実行状態にし、次の命令の処理に移行させる（　Ｓ
　１０）。前記ステップＳ８において、ページフォルト
の場合は、演算部３Ａに、ページフォルトの発生を通知
し、別途、補助記憶装置などのデータによるページフォ
ルト処理を行なう（Ｓ　１１）。

前記ステップＳｌ、Ｓ４において、読出し時にキャッシ
ュミスが生じた場合は、キャッシュ制御回路８は、書込
みバッファ６Ａから空き信号が送出されるのを待つ（Ｓ
　Ｌ２）。これは、書込みバッファ６Ａの中に、読出し
指令したアドレスへの書込み指令が存在する可能性があ
るので、主記憶装置２Ａが、読出し指令以前の、全ての
書込み指令によって更新された後に、読出し制御に移行
させるためである。

前記読出し指令がアドレス変換部４Ａにおいてアドレス
変換され、ここでページフォルトが検出された場合は（
Ｓ１３）、ページフォルト処理を行う（Ｓ　１４）。ペ
ージフォルトでない場合には、主記憶装置２Ａから当該
各データを読出し、キャッシュメモリ５Ａに書込み（Ｓ
１５）、且つ演算部３Ａに読出しデータを送出する（　
８１Ｂ）。演算部３Ａは、該読出しデータをもとに処理
を続行する。

なお、本発明の方式では、書込み時にキャッシュミスが
生じた場合には、そのときの書込みバッファ６Ａ中の書
込み指令の内容がアドレス変換部４Ａにおいてアドレス
変換されるまでその書込みの入力を待たなければならな
いが、一般にキャッシュメモリへのストア時のミスの頻
度は低いので、その待時間による処理性能への影響は殆
どなく、実アドレスキャッシュの書込みバッファにおけ
ると同様な性能を得ることができる。

（発明の効果） 以上説明したように本発明によれば、キャッシュミスが
生じたときは、書込みバッファへの書込みを停止した上
で、そのときの書込みバッファの内容によって主記憶装
置のページフォルトを調べて、ページフォルトでないと
きはその書込みバッファの内容を主記憶装置に書込んで
、通常の処理動作を再開するようにしたので、書込みバ
ッファの内容を退避させるための特別なハードを追加す
ることなしに書込みバッファの内容を確実に保有するこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す論理アドレスキャッシュ
の制御回路図、第２図は従来の実アドレスキャシュの制
御回路図、第３図は第２図における書込みバッファの内
部構成図、第４図は従来の論理アドレスキャッシュの制
御回路、第５図は第４図の回路における命令を示す図、
第６図は第１図の回路の動作を示すフローチャートであ
る。 ２Ａ・・・主記憶装置、３Ａ・・・演算部、５Ａ・・・
キャッシュメモリ、６Ａ・・・書込みバッファ、７Ａ・
・・キャッシュ部（論理アドレスキャッシュ）、８・・
・キャッシュ制御回路。 特許出願人　　沖電気工業株式会社 代理人　弁理士　　吉　１）精　孝 午犬肌理装！ １Ａ 第１図 中大ス記！襞！ 第２図 ↓ 王妃）・糺装置へ 第２図の書込ａ→、バｌフ了の同名μ構成図第３図 第４図

Claims (1)

1. 【特許請求の範囲】 論理アドレスによる処理用データをライトスルー方式に
   よってキャッシュメモリに書込むとともに先入れ先出し
   の書込みバッファに一旦保持した上で主記憶装置に書込
   む論理アドレスキャッシュの制御方法において、 キャッシュメモリへの書込みの際にキャッシュミスのと
   き前記書込みバッファが当該書込みデータを書込み且つ
   以後の書込みを停止した上でそのアドレスをアドレス変
   換し該各アドレスに対して前記主記憶装置がページフォ
   ルトでないことを条件にその書込みデータを前記主記憶
   装置に書込むとともに前記停止を解除する ことを特徴とする論理アドレスキャッシュの制御方法。