JPH0397032A - 命令先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 中央処理装置（ＣＰＵ）がウェイト状態の時に、主記憶
装置（ＭＳＵ）の所定の領域のデータを、バッファ機構
に格納する命令先取り方式に関し、 従来、Ｉ／Ｏ割込み要求等が生じた場合、該■／○割込
み処理に関するデータはバッファ機構に格納されていな
い場合が多く、新たに主記憶装置（ＭＳＵ）にアクセス
して取り出す必要があり、その分割込み処理の開始が遅
れていた問題の解決を目的とし、 周期パルスの発生機構と、該パルスに対して中央処理装
ｉｉｔ（ＣＰＵ）がウェイト状態であれば割込み要求を
発生する機構と、割込みシーケンス中で主記憶装置（Ｍ
ＳＵ）内の所定の領域から複数バイトのデータを取り出
し、バッファ機構に格納する手段とを設けて構成する。

［産業上の利用分野］ 本発明は、主記憶装置（ＭＳＵ）と中央処理装置（ＣＰ
Ｕ）の処理速度差を調整するバツファ機構（「バッファ
記憶装置」ともいう）への命令先取り方式に関し、特に
、中央処理装置（ＣＰＵ）がウェイト　（Ｗａｉｔ）状
態にある時に、主記憶装置（ＭＳＵ）中の所定の領域の
データを取り出し、上記バッファ機構に格納する命令先
取り方式に関する。

［従来の技術コ 情報処理システムでは、主記憶装置（ＭＳＵ）と中央処
理装置（ＣＰＵ）との処理速度差を調整するために、高
速動作メモリなるバツファ機構を設けるものが多い。

第２図は主記憶装置とバッファ機構について説明する図
を示しており、主記憶装置（ＭＳＵ）■の情報の一部の
写しが、中央処理装置（ＣＰｔＪ）　２中のバッファ機
構３に保持される場合の例を示している。

本例では主記憶装置（ＭＳＵ）１中の情報の一部である
命令群Ａがバッファ機構３中に保持されている状態を示
す。

命令制御部４中の命令レジスタ５へ命令を取り込む場合
は、まずバッファ機構３にアクセスして、該当するアド
レスの命令がある時はそのままそれを利用し、存在しな
い時は、主記憶装置（ＭＳＵ）１にアクセスし、バッフ
ァ機構３を介して、命令レジスタ５に命令の取り込みを
行う。

このバッファ機構３に保持される命令群八としては、通
常、中央処理装置（ＣＰＵ）２でのプログラムの実行は
連続したアドレスの命令で行われる可能性が高いため、
該中央処理装置（ＣＰＵ）２が現在処理を行っている命
令のアドレスに関係する部分（例えば、前後のページの
命令群等）が保持されており、これにより処理速度の向
上を図っている。

［発明が解決しようとする課題］ 以上説明したように、バッファ機構３中の命令群Ａには
現在処理されている命令のアドレスに関係する部分が保
持されている場合が多く、割込み要求が生じ、割込み処
理を開始しようとする場合に問題が生じる。

第３図はプログラム走行ステップと割込みの関係を示す
図であり、中央処理装置（ＣＰＵ）がある仕事（ＪＯＢ
　　Ａ：ジョブＡ〉を実行中に、チャネル装置等からＩ
／Ｏ（人出力）割込みなどが生じた場合に、主記憶装置
（ＭＳＵ）ｌに旧ＰＳＷを退避すると共に、新ＰＳＷを
読み取り、該新ＰＳＷのアドレス情報に基づき、Ｉ／Ｏ
処理のための割込み処理プログラム（Ｊ○Ｂ　Ｂ＝ジョ
ブＢ）に移行する。

このように、中央処理装置（ＣＰＵ）で割込み要求が生
じた場合には、実行する命令のアドレスが非連続となる
ため、バッファ機構３には割込み処理に関係するデータ
が保持されていない場合が多く、新たに主記憶装ｉｆ　
（ＭＳｔＪ）　　１にアクセスして、割込み処理に関係
するデータを取り出し、バッファ機構３に格納する必要
が生じ、その分命令の実行開始が遅れることになる。

本発明は、上記問題点に鑑みなされたものであり、中央
処理装＠　（ＣＰＵ）がウェイト状態にある時に、予め
割込み処理に関係するデータをバッファ機構に格納して
おき、割込み処理の実行の開始を迅速に行う命令先取り
方式を提供することを目的とする。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達或される。

すなわち、本発明は、主記憶装１（ＭＳＵ）の情報の一
部の写しを保持するバッファ機構と、割込み要求に応じ
て、プログラムの実行を一時中断し割込み処理を行う機
構を有する情報処理装置において、 周期的にパルスを発生するパルス発生機構と、上記パル
スに呼応して、中央処理装置（ＣＰＵ）が割込み待ち（
ウェイト）状態であれば割込み要求を発生する割込み発
生機構と、上記割込み発生機構によって発生した割込み
シーケンスの中で、主記憶装ｉｆ（ＭＳＵ）内の所定の
領域から複数バイトのデータを取り出し、上記バッファ
機構に格納する手段とを設けた命令先取り方式である。

［作　用］ Ｉ／Ｏ割込みなどが生じた場合に、最初に主記憶装置（
ＭＳＵ）から取り出すデータ等は、アドレスが低位の部
分（「ローコア」ともいう）に置かれている場合が多い
。

従って、本発明では、周期的に割込みを起こし、上記ロ
ーコアの部分にアクセスして、バッファ機構に予め必要
なデータ等がロード（Ｌｏａｄ）されておくようにする
。また、割込みを起こしバッファ機構にデータをロード
するには、通常数十クロックサイクル程の時間を必要と
するので、中央処理装置（ＣＰＵ）がウェイト（Ｗａｉ
ｔ）状態中のみ割込みを発生し、バッファ機構にローコ
アの部分をロードし、性能向上を図る。

［実施例コ 第ｌ図は本発明の一実施例の基本構或を示す図であり、
７は一定周期でパルスを発生するパルス発生回路、８は
ＰＳＷ（プログラム・ステータス・ワード）、９はＡＮ
Ｄ回路を表わしており、他の符号は第２図に示すものと
同じである。

また、本実施例は、第２図に示す従来例と比較して、新
たにパルス発生回路７、ＡＮＤ回路９が追加されたもの
である。

以下、本実施例の動作を説明する。

（１）　　中央処理装置（ＣＰＵ）が、■／○装置から
の入力データ持ちの状！！　（Ｉ／Ｏ割込み待ちの状態
）にあり、処理を一時中断している場合には、ＰＳＷａ
中のウェイト・ビット（Ｗａｉｔ　　Ｂｉｔ）がセット
される。このウェイト・ビットの信号Ｃとパルス発生回
路７からのパルス信号ｂとを、ＡＮＤ回路９で論理積を
取る。

（２）ＡＮＤ回路９の出力は、命令実行／割込み制御部
６への内部割込み要求信号ａとなり、該内部割込み要求
信号ａを受けて、命令実行／割込み制＠部６は主記憶装
置（ＭＳＵ＞１にアクセスして、該主記憶装置（ＭＳＵ
）１中のローコアの部分のデータをバッファ機構３に格
納する。

［発明の効果］ 以上説明したように、本発明によれば、中央処理装ｉｔ
（ＣＰＵ）がウェイト状態中に、Ｉ／Ｏ装置等から割込
み要求がなされる以前に、バッファ機構中に、上記割込
み処理に関係するデータを予め格納しておくため、その
分割込み処理の開始を早めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本構戊を示す図、第２図
は主記憶装置とバッファ機構について説明する図、第３
図はプログラム走行ステップと割込みの関係を示す図で
ある。 ■・・・・・・主記憶装置（ＭＳＵ）　、２・・・・・
・中央処理装置（ＣＰＵ）　、３・・・・・・バッファ
機構、４・・・・・・命令制御部、５・・・−・・命令
レジスタ、６・・・・・・命令実行／割込み制御部、７
・・・・・・パルス発生回路８・・・・・・ＰＳ’ｖ”
／（プログラム・ステータス・ワード）、９・・・・・
・ＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 主記憶装置（ＭＳＵ）の情報の一部の写しを保持するバ
   ッファ機構と、割込み要求に応じて、プログラムの実行
   を一時中断し割込み処理を行う機構を有する情報処理装
   置において、 周期的にパルスを発生するパルス発生機構と、上記パル
   スに呼応して、中央処理装置（ＣＰＵ）が割込み待ち（
   ウェイト）状態であれば割込み要求を発生する割込み発
   生機構と、 上記割込み発生機構によって発生した割込みシーケンス
   の中で、主記憶装置（ＭＳＵ）内の所定の領域から複数
   バイトのデータを取り出し、上記バッファ機構に格納す
   る手段とを、 設けたことを特徴とする命令先取り方式。