JPH0399322A - 割込み処理時の命令先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 割込み処理終了後に最初に実行すべき命令群を、バッフ
ァ機構に予め先取りして格納する命令先取り方式に関し
、 従来、割込み処理終了後に最初に実行する命令のアドレ
スはＰＳＷが更新されるまでは確定せず、ＰＳＷ更新後
に主記憶装置（ＭＳＵ）から命令の取り出しを行ってお
り、割込み処理プログラムの実行開始に多くの時間がか
かっていた問題の解決を目的とし、 割込み要求が生じた場合には、ＰＳＷ更新のための所定
の処理を開始すると共に、該ＰＳＷ更新処理と平行して
、旧ＰＳＷの制御モードの状態下で、ＰＳＷ更新処理終
了後に最初に実行すべき命令群を、新ＰＳＷのアドレス
情報を基に、予め主記憶装置（ＭＳＵ）から読み出しバ
ッファ機構中に格納する手段を用いて構成する。

［産業上の利用分野］ 本発明は、主記憶装置（ＭＳＵ）と中央処理装置（ＣＰ
Ｕ）の処理速度差を調整するバッファ機構（「バッファ
記憶装置」ともいう）への命令先取り方式に関し、特に
、割込み処理終了時に最初に実行すべき命令群を、主記
憶装置（ＭＳＵ）から上記バッファ機構に先取りして格
納する割込み処理時の命令先取り方式に関する。

［従来の技術］ 情報処理システムでは、主記憶装置（ＭＳＵ）と中央処
理装置（ＣＰＵ）との処理速度差を調整するために、高
速動作メモリなるバッファ機構（「バッファ記憶装置」
ともいう）を設けるものが多い。

第３図は主記憶装置とバッファ機構について説明する図
を示しており、主記憶装置（ＭＳＵ）１の情報の一部の
写しが、中央処理装置（ＣＰＵ）２中のバッファ機構３
に保持される場合の例を示している。

本例では主記憶装置（ＭＳＵ）１中の情報の一部である
命令群へがバッファ機構３中に保持されている状態を示
す。

命令制御部部４中の命令レジスタ５へ命令を取り込む場
合は、まずバッファ機構３にアクセスして、該当するア
ドレスの命令がある時はそのままそれを利用し、存在し
ない時は、主記憶装置（ＭＳＬＩ）１にアクセスし、バ
ッファ機構３を介して、命令の取り込みを行う。

また、通常、プログラムの実行時には命令のアクセスア
ドレスは連続する可能性が高く、バッファ機構３中の命
令群へには中央処理装置（ＣＰＵ）２が現在処理を行っ
ている命令のアドレスに関係のある部分く例えば、前後
のページの命令群等）が保持される。

［発明が解決しようとする課題］ 以上説明したように、バッファ機構３中の命令群Ａには
現在処理されている命令のアドレスに関係する物が保持
されている場合が多く、例えば、第４図のプログ−ラム
走行ステップと割込みの関係を示す図の如く、中央処理
！＠（ＣＰＵ）がある仕事（ＪＯＢ　　Ａ：ジョブＡ）
を実行中にチャネル装置等からｌ１０（人出力）割込み
などが生じた場合、主記憶装置（ＭＳＵ）ｌに旧ＰＳＷ
を退避すると共に、新ＰＳＷを読み取り、該新ＰＳＷに
基づき、Ｉ１０処理のための割込み処理（ＪＯＢ　　Ｂ
：ジョブＢ）に移行する。従って、割込みが生じた場合
には、中央処理装置（ＣＰＵ）２で実行する命令のアド
レスが非連続となる。

従って、普通、バッファ機構３には割込み処理プログラ
ムが保持されていない場合が多く、主記憶装置（ＭＳＵ
）１にアクセスして割込み処理プログラムの命令群を取
り出す必要が生じる。

第５図は割込み処理プログラムの先頭命令の取り出しに
ついて説明する図を示しており、通常の命令実行中に（
番号６で示す期間）、割込み要求が生じた場合には、Ｐ
ＳＷ更新のための割込み処理に移行しく番号７で示す期
間）、該別込み処理において、旧ＰＳＷの退避、新ＰＳ
Ｗの読み取り、制御モードの変更などの処理を行なった
後に、新ＰＳＷに基づき、主記憶装置（ＭＳＵ）１から
割込み処理プログラムの命令の取り出しを行う（番号８
で示す期間）。

この命令取り出し期間８は、主記憶装置（ＭＳＵ）１に
アクセスしてバッファ機構３に命令を格納するメインメ
モリアクセス期間と、バッファ機構３にアクセスして命
令レジスタ５に命令を格納するバッファアクセス期間か
ら成っており、割込み要求が生じてから、割込み処理プ
ログラムを実行するまでには、多くの時間を要すること
になる。

本発明は、上記問題点に鑑みなされたものであり、割込
み処理時に割込み処理プログラムの先頭命令がバッファ
機構に入るまでの時間を短縮し得る割込み処理時の命令
先取り方式を促供することを目的とする。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は主記憶装置（ＭＳＵ）の情報の一部
の写しを保持するバッファ機構と、外部装置からの割込
み要求に応じて、プログラムの実行を一時中断し割込み
処理を行う機構を有する情報処理装置において、 割込み要求が生じた場合には、ＰＳＷ更新のための所定
の割込み処理を開始すると共に、該ＰＳＷ更新処理と平
行して、旧ＰＳＷの制御モードの状態下で、ＰＳＷ更新
処理終了後に最初に実行すべき命令群を、新ＰＳＷのア
ドレス情報を基に、予め主記憶装置（ＭＳＵ）から読み
出し、バッファ機構中に格納する手段を用いた割込み処
理時の命令先取り方式である。

［作　用コ 本発明では、割込み要求発生時に、割込み処理機構がＰ
ＳＷの退避、更新などの処理を行っている間に、割込み
処理プログラムの先頭の命令群の命令先取り要求を発行
し、前記ＰＳＷの更新などの処理と平行して、主記憶装
置（ＭＳＵ）から割込み処理プログラムの先頭の命令群
を取り出しバッファ機構に予め格納しておくことにより
、割込み処理プログラムの先頭の命令がバッファ機構に
入るのを待つ時間を減少させる。

第１図は本発明の詳細な説明するための図であり、第１
図（ａ）は本発明の場合、第１図ら）は従来例の場合で
あり、上述した作用を図により示したものである。

すなわち、第１図（ａ）に示す割込み処理期間［０では
、第１図の）に示す割込み処理期間７と比較して、主記
憶装置（ＭＳＵ）中の割込み処理プログラムの命令群の
バッファ機構への格納がＰＳＷ更新処理と並列に行われ
ている。

従って、第１図（ａ）に示す命令取出し期間１１では、
第１図ら）に示す命令取出し期間８と比較して、メイン
メモリアクセス期間分短縮でき、その分命令実行の開始
を早くすることができる。

［実施例］ 第２図は本発明の一実施例を示しており、第３図に示し
た中央処理装置（ＣＰ　Ｕ）中の本発明に関係する部分
のみを示したものである。

同図において、１２は命令レジスタ、１３は命令解析部
、１４はＰＳＷを保持するＰ　Ｓ　Ｗ用レジスタ、１５
はアドレス計算用の加算器、１６はオペランドアドレス
計算用のペースレジスタ、１７はアドレス計算用の加算
器、１８はアドレスセレクタを表わしている。

従来の場合では、割込み要求が生じた場合には、主記憶
装置（ＭＳＵ）から新ＰＳＷを読み取り、該新ｐｓｗｆ
ｅ−ｐｓｗ用レジスタ１４にセットし、新ＰＳＷのアド
レス情報に基づき加算器１５により、割込み処理プログ
ラムの格納されている先頭アドレスを計算し、アドレス
セレクタ１８を介して主記憶装置（ＭＳＵ）にアクセス
する方法が用いられていた。この方式においては、新Ｐ
ＳＷを　ＰＳＷ用レジスタ１４にセットし、割込み処理
プログラムの先頭アドレスを得るまでには、旧ＰＳＷの
格納、制御モードの変更等の処理が必要であり、かなり
の時間を要すことになる。

従って、本発明では、新ＰＳＷをＰＳＷ用レジスタ１４
にセットする前に、すなわち制御モードが変更される前
に、該新Ｐ　Ｓ　Ｗのアドレス情報をペースレジスタ１
６にセットし、加算器１７により割込み処理プログラム
の先頭アドレスを求め、アドレスセレクタ１８を介して
主記憶装置（ＭＳＵ＞にアクセスするように構成し、Ｐ
ＳＷ更新のための割込み処理と並列に、バッファ機構へ
の命令の先取りを行う。

［発明の効果コ 以上説明したごとく、本発明によれば、割込み要求が生
じた場合に、割込み処理プログラムの先頭命令がバッフ
ァ機構に入るまでの時間を短縮でき、その分システムの
高速化が達成される。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための図、第２図は本
発明の一実施例を示す図、第３図は主記憶装置とバッフ
ァ機構について説明する図、第４図はプログラム走行ス
テップと割込みの関係を示す図、第５図は割込み処理プ
ログラムの先頭命令の取り出しについて説明する図であ
る。

Claims (1)

1. 【特許請求の範囲】 主記憶装置（ＭＳＵ）の情報の一部の写しを保持するバ
   ッファ機構と、外部装置からの割込み要求に応じて、プ
   ログラムの実行を一時中断し割込み処理を行う機構を有
   する情報処理装置において、 割込み要求が生じた場合には、 ＰＳＷ更新のための所定の割込み処理を開始すると共に
   、 該ＰＳＷ更新処理と平行して、旧ＰＳＷの制御モードの
   状態下で、ＰＳＷ更新処理終了後に最初に実行すべき命
   令群を、新ＰＳＷのアドレス情報を基に、予め主記憶装
   置（ＭＳＵ）から読み出しバッファ機構中に格納する手
   段を用いたことを特徴とする割込み処理時の命令先取り
   方式。