JPS63121950A - キヤツシユメモリの管理制御方式 - Google Patents
キヤツシユメモリの管理制御方式Info
- Publication number
- JPS63121950A JPS63121950A JP61268073A JP26807386A JPS63121950A JP S63121950 A JPS63121950 A JP S63121950A JP 61268073 A JP61268073 A JP 61268073A JP 26807386 A JP26807386 A JP 26807386A JP S63121950 A JPS63121950 A JP S63121950A
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- 230000015654 memory Effects 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- GSDSWSVVBLHKDQ-UHFFFAOYSA-N 9-fluoro-3-methyl-10-(4-methylpiperazin-1-yl)-7-oxo-2,3-dihydro-7H-[1,4]oxazino[2,3,4-ij]quinoline-6-carboxylic acid Chemical compound FC1=CC(C(C(C(O)=O)=C2)=O)=C3N2C(C)COC3=C1N1CCN(C)CC1 GSDSWSVVBLHKDQ-UHFFFAOYSA-N 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
多重仮想記憶を採用した情報処理システムにおいて、指
定したプログラムのキャッシュ情報を退避させる命令と
、退避した情報をキャッシュメモリに再設定させる命令
を備え、各プログラムが待ち状態となったときキャッシ
ュの情報を退避し、再度制御を受け取るとき退避した情
報をキャッシュメモリに再設定するようにしたもので、
これにより他のプログラムの動作により影響を受けない
ようになる。
定したプログラムのキャッシュ情報を退避させる命令と
、退避した情報をキャッシュメモリに再設定させる命令
を備え、各プログラムが待ち状態となったときキャッシ
ュの情報を退避し、再度制御を受け取るとき退避した情
報をキャッシュメモリに再設定するようにしたもので、
これにより他のプログラムの動作により影響を受けない
ようになる。
［産業上の利用分野］
本発明は、キャッシュメモリの管理制御方式に関する。
近年の情報処理システムにおいては、中央演算処理装置
（以下、ＣＰＵと略記する）と主記憶装置との間に、主
記憶装置と比べて小容量であるが高速な緩衝記憶装置（
以下、キャッシュメモリと呼ぶ）を備えてＣＰＵの高速
動作を保証しているものが多い。
（以下、ＣＰＵと略記する）と主記憶装置との間に、主
記憶装置と比べて小容量であるが高速な緩衝記憶装置（
以下、キャッシュメモリと呼ぶ）を備えてＣＰＵの高速
動作を保証しているものが多い。
しかし、多重仮想記憶を採用したシステムの場合は、複
数の仮想空間分の情報がキャッシュメモリ上に混在する
ことになり、一つのプログラム空間のキャッシュメモリ
情報が他のプログラム空間の動作により影響を受けるこ
とになり、適切な管理が要求される。
数の仮想空間分の情報がキャッシュメモリ上に混在する
ことになり、一つのプログラム空間のキャッシュメモリ
情報が他のプログラム空間の動作により影響を受けるこ
とになり、適切な管理が要求される。
［従来の技術］
多重仮想記憶を採用したシステムにおいては、複数の仮
想空間分の情報がキャッシュメモリ上に混在することに
なる。
想空間分の情報がキャッシュメモリ上に混在することに
なる。
また、キャッシュメモリを有効に利用するため、通常キ
ャッシュメモリ内の情報はＬＲＵ （Ｌｅａｓｔ Ｒｅ
ｃ−ｃｅｎｔｒｙ Ｕｓｅｄ）、即ち最後に使用した時
刻の最も古いものを追い出す方式で管理されている。
ャッシュメモリ内の情報はＬＲＵ （Ｌｅａｓｔ Ｒｅ
ｃ−ｃｅｎｔｒｙ Ｕｓｅｄ）、即ち最後に使用した時
刻の最も古いものを追い出す方式で管理されている。
このため、実行中のプログラム空間が制御を奪われて、
再び制御を受け取るまでの時間が長ければ長い程、この
空間に関連するキャッシュメモリの情報はパージされて
いる確率が高くなる。
再び制御を受け取るまでの時間が長ければ長い程、この
空間に関連するキャッシュメモリの情報はパージされて
いる確率が高くなる。
即ち、あるプログラム空間が、他のプログラム空間の動
作によりキャシュ情報が影響を受けるため、動作時の状
況により性能が大きく変化するという問題点があった。
作によりキャシュ情報が影響を受けるため、動作時の状
況により性能が大きく変化するという問題点があった。
［発明が解決しようとする問題点］
本発明は、上記に説明のような従来の問題点を解消し、
各プログラム（空間）に固有な仮悲記憶領域に対応する
キャッシュメモリの情報を、他のプログラム空間の動作
により影響を受けないようにした管理制御方式を提供し
ようとするものである。
各プログラム（空間）に固有な仮悲記憶領域に対応する
キャッシュメモリの情報を、他のプログラム空間の動作
により影響を受けないようにした管理制御方式を提供し
ようとするものである。
［問題点を解決するための手段］
第１図は、本発明によるキャッシュメモリの管理制御方
式の原理ブロック図を示す。
式の原理ブロック図を示す。
図において、１はＣＰＵであり、２は主記憶装置である
。
。
１１はＣＰＵＩ中に備えられたキャッシュメモリである
。
。
１２はキャッシュメモリ中の情報を主記憶装置２中の退
避領域２１に退避させる退避命令手段である。
避領域２１に退避させる退避命令手段である。
１３は退避領域２１からキャッシュメモリの内容を再設
定する復元命令手段である。
定する復元命令手段である。
［作用］
ＣＰＵ１中に走行する各プログラムごとに、キャシュ情
報の退避領域を用意する。各プログラムが待ち状態にな
ったときに、キャッシュメモリの情報を退避し、再度制
御を受け取るときに、退避したキャシュの内容をキャッ
シュメモリに再設定する。
報の退避領域を用意する。各プログラムが待ち状態にな
ったときに、キャッシュメモリの情報を退避し、再度制
御を受け取るときに、退避したキャシュの内容をキャッ
シュメモリに再設定する。
これにより、一つのプログラム空間が他のプログラム空
間の動作によりキャシュ情報が影響を受け、動作時の状
況により性能が大きく変化することはなくなる。
間の動作によりキャシュ情報が影響を受け、動作時の状
況により性能が大きく変化することはなくなる。
キャッシュメモリ内の情報を１空間の情報に統一する方
式と、混在を可能にしたままとする方式の二つをとり得
るが、退避の際に空間指定を実施するには、退避したい
空間の実アドレスを持って！／）る必要があり、処理も
面倒であるので、キャッシュ全体を単一空間用として使
い、キャッシュ全体を退避、復元する方式の方が効率的
である。
式と、混在を可能にしたままとする方式の二つをとり得
るが、退避の際に空間指定を実施するには、退避したい
空間の実アドレスを持って！／）る必要があり、処理も
面倒であるので、キャッシュ全体を単一空間用として使
い、キャッシュ全体を退避、復元する方式の方が効率的
である。
本発明は、大きなメモリ空間を必要とする巨大ジョブに
適用すれば、特に 効果が高い。
適用すれば、特に 効果が高い。
大きなメモリ空間を必要とする巨大ジョブにこれを通用
すれば、このプログラムの実行中に制御を奪われたとき
は、これに関するキャッシュ情報は指定領域に退避され
、再び制御を受け取ったならば、キャッシュ情報が指定
領域から再設定され、従来のようにミスヒツトを起すご
とにキャッシュメモリに取り込むのに比べ遥かに効率が
高くなる。
すれば、このプログラムの実行中に制御を奪われたとき
は、これに関するキャッシュ情報は指定領域に退避され
、再び制御を受け取ったならば、キャッシュ情報が指定
領域から再設定され、従来のようにミスヒツトを起すご
とにキャッシュメモリに取り込むのに比べ遥かに効率が
高くなる。
次に制御を得るまでの時間が短く、退避しない方が有利
と考えられるときは、ソフトウェアにより退避を行わな
いよう選択できることは勿論である。
と考えられるときは、ソフトウェアにより退避を行わな
いよう選択できることは勿論である。
［実施例］
以下第２図および第３図に示す実施例により、本発明を
さらに具体的に説明する。
さらに具体的に説明する。
第２図は本発明の一実施例の動作を示す概念図であり、
第３図は本発明の一実施例における命令のデータ構造を
示す図である。
第３図は本発明の一実施例における命令のデータ構造を
示す図である。
本実施例において備えた命令の仕様は次のとおりである
。
。
■５ＴＣＡＣｔｌＥ （Ｓｔｏｒｅ Ｃａｃｈｅ）命令
：キャッシュメモリの内容を退避する命令である。命令
形式は第３図に示すように、命令コード、第１オペラン
ド（Ｒ１）、第２オペランド（Ｂ２）および変位（Ｂ２
）から成り、第１オペランドの内容により機能が異なる
。
：キャッシュメモリの内容を退避する命令である。命令
形式は第３図に示すように、命令コード、第１オペラン
ド（Ｒ１）、第２オペランド（Ｂ２）および変位（Ｂ２
）から成り、第１オペランドの内容により機能が異なる
。
第１オペランドがＯのとき：
キャッシュ全体を、第２オペランド
で指定した領域に退避（コピー）する
命令である。
第１オペランドがＯ以外のとき：
特定のアドレス空間に対応するキャ
ッシュエントリだけを、第２オペラン
ドで指定した領域に退避する。このと
き、第１オペランドには退避したい空
間のセグメントテーブルアドレス（実
アドレス）を持っていなければならな
い。
この命令は、まず第２オペランドで指定された領域の正
当性を検査する。第２オペランドは論理アドレスで記述
されており、Ｒ１＋１が示す長さ分の領域が検査される
。領域が存在すれば、第１オペランドで指定された機能
を実施する。
当性を検査する。第２オペランドは論理アドレスで記述
されており、Ｒ１＋１が示す長さ分の領域が検査される
。領域が存在すれば、第１オペランドで指定された機能
を実施する。
ｉＪ［すべきキャッシュメモリの内容が、退避領域より
大きい場合は、オーバフローした内容は（舎てられる。
大きい場合は、オーバフローした内容は（舎てられる。
■ＬＣＡＣＩＩＥ （Ｌｏａｄ Ｃｃｈｅ）命令 ：キ
ャッシュメモリの内容を復元する命令である。この命令
は第３図に示すように、命令コード、第１オペランド（
Ｒ１）、第２オペランド（Ｂ２）および変位（Ｂ２）か
ら成り、第１オペランドの内容により機能が異なる。
ャッシュメモリの内容を復元する命令である。この命令
は第３図に示すように、命令コード、第１オペランド（
Ｒ１）、第２オペランド（Ｂ２）および変位（Ｂ２）か
ら成り、第１オペランドの内容により機能が異なる。
第１オペランドがＯのとき：
キャッシュ全体を、第２オペランド
で指定した領域から復元する。
第１オペランドが０以外のとき：
特定のアドレス空間に対応するキャ
ッシュエントリだけを、第２オペラン
ドで指定した領域から復元する。この
とき、第１オペランドには、退避した
空間のセグメントテーブルアドレス
（実アドレス）を持っていなければな
らない。
この命令は、まず第２オペランドで指定された領域の正
当性を検査する。第２オペランドは論理アドレスで記述
されており、Ｒ１＋１が示す長さ分の領域が検査される
。領域が存在すれば、第１オペランドで指定された機能
を実施する。
当性を検査する。第２オペランドは論理アドレスで記述
されており、Ｒ１＋１が示す長さ分の領域が検査される
。領域が存在すれば、第１オペランドで指定された機能
を実施する。
復元すべきキャッシュメモリの内容は、ＬＲＵ方式によ
り参照頻度の低いキャッシュエントリと置き替る。
り参照頻度の低いキャッシュエントリと置き替る。
第２図に示すように、オペレーティングシステムに備え
られた空間識別制御表により主記憶装置内の退避領域を
管理し、５ＴＣＡＣＩＩＥ命令およびＬＣＡＣＨＥ命令
中の領域指定を行う。
られた空間識別制御表により主記憶装置内の退避領域を
管理し、５ＴＣＡＣＩＩＥ命令およびＬＣＡＣＨＥ命令
中の領域指定を行う。
本実施例においては、以下の条件に対する考慮がなされ
ている。
ている。
■マルチプロセッサ時の逐次化処理：
マルチプロセッサシステムにおいては、複数のプロセッ
サのキャッシュメモリの退避の際、同一性を保つため逐
次化処理を行う必要がある。
サのキャッシュメモリの退避の際、同一性を保つため逐
次化処理を行う必要がある。
ただし、例えば周知のオペレーティングシステムＵＮＩ
Ｘのように、１空間１プロセスのようなシステムでは、
この考慮は不要である。逆に、マイクロプロセッサ時に
おいて、従来は他ＣＰＵにはキャッシュ情報が通知され
なかったが、本発明方式では他ＣＰＵに制御が切り換っ
たとき、退避情報が直ちに設定できるのは有利な点であ
る。
Ｘのように、１空間１プロセスのようなシステムでは、
この考慮は不要である。逆に、マイクロプロセッサ時に
おいて、従来は他ＣＰＵにはキャッシュ情報が通知され
なかったが、本発明方式では他ＣＰＵに制御が切り換っ
たとき、退避情報が直ちに設定できるのは有利な点であ
る。
■入出力時の無効化処理：
退避中に入出力から主記憶装置に対して書込みが行われ
、キャッシュメモリの無効化信号が出たときは、更新処
理の後でなければ使用できない。
、キャッシュメモリの無効化信号が出たときは、更新処
理の後でなければ使用できない。
［発明の効果］
以上説明のように本発明によれば、各プログラム空間に
固有な仮想記憶領域に対応するキャッシュメモリの情報
を、他のプログラム空間の動作により影響を受けないよ
うにすることが可能となり、特定の条件において、処理
効率を向上する効果は極めて大となる。
固有な仮想記憶領域に対応するキャッシュメモリの情報
を、他のプログラム空間の動作により影響を受けないよ
うにすることが可能となり、特定の条件において、処理
効率を向上する効果は極めて大となる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の動作を示す概念図、第３図
は本発明の一実施例における命令のデータ構造を示す図
である。 図面において、 １は中央処理装置（ＣＰＵ） 、２は主記憶装置、１１
はキャッシュメモリ、 １２は退避命令手段、１３
は復元命令手段、 ２１は退避領域、をそれぞ
れ示す。 本発明の原理ブロック図 第１図
は本発明の一実施例における命令のデータ構造を示す図
である。 図面において、 １は中央処理装置（ＣＰＵ） 、２は主記憶装置、１１
はキャッシュメモリ、 １２は退避命令手段、１３
は復元命令手段、 ２１は退避領域、をそれぞ
れ示す。 本発明の原理ブロック図 第１図
Claims (1)
- 【特許請求の範囲】 多重仮想記憶を採用した情報処理システムにおいて、 指定したプログラム空間に関するキャッシュメモリ（１
１）上の情報を、主記憶装置（２）の指定退避領域（２
１）に退避させる退避命令手段（１２）と、該指定退避
領域（２１）から該退避情報をキャッシュメモリ（１１
）上に再設定する復元命令手段（１３）とを備え、 一つのプログラムが制御を奪われたとき、該プログラム
のキャッシュメモリ情報を退避させ、再び制御を受け取
るとき、該退避情報をキャッシュメモリに再設定するよ
う構成したことを特徴とするキャッシュメモリの管理制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268073A JPS63121950A (ja) | 1986-11-11 | 1986-11-11 | キヤツシユメモリの管理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268073A JPS63121950A (ja) | 1986-11-11 | 1986-11-11 | キヤツシユメモリの管理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63121950A true JPS63121950A (ja) | 1988-05-26 |
Family
ID=17453505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268073A Pending JPS63121950A (ja) | 1986-11-11 | 1986-11-11 | キヤツシユメモリの管理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63121950A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH024058A (ja) * | 1988-06-21 | 1990-01-09 | Canon Inc | メツセージ通信処理システム |
| JP2016181058A (ja) * | 2015-03-23 | 2016-10-13 | 株式会社東芝 | 半導体記憶装置 |
| JP2019016377A (ja) * | 2018-09-11 | 2019-01-31 | 東芝メモリ株式会社 | 半導体記憶装置の制御方法 |
-
1986
- 1986-11-11 JP JP61268073A patent/JPS63121950A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH024058A (ja) * | 1988-06-21 | 1990-01-09 | Canon Inc | メツセージ通信処理システム |
| JP2016181058A (ja) * | 2015-03-23 | 2016-10-13 | 株式会社東芝 | 半導体記憶装置 |
| JP2019016377A (ja) * | 2018-09-11 | 2019-01-31 | 東芝メモリ株式会社 | 半導体記憶装置の制御方法 |
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