JPH01211158A - 制御装置多重化システムおよびメモリ空間制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 （ｉ）請求項１の発明 （ｉｉ　）請求項２の発明 作用 （ｉ）請求項１の発明 （１１）請求項２の発明 実施例 ■、実施例と第１図との対応関係 （ｉ）請求項１の発明 （ｉｉ　）請求項２の発明 ■、実施例の構成 ■、実施例の動作 （ｉ）アドレスモードとメモリマツピング（ｉｉ　）ア
ドレスモード切り替え動作■、実施例のまとめ ■１発明の変形態様 発明の効果 〔概　要〕 複数の制御装置を有する制御装置多重化システムに関し
、 複数のアドレス長に対応でき、制御装置の能力拡張での
メモリ空間制御に容易に対処できるようにすることを目
的とし、 情報が格納される複数の第１格納手段と、その処理情報
が格納される複数の第２格納手段と、処理不能情報が格
納される第３格納手段と、それぞれが互いに情報の交換
を行ない、正常に動作しない場合に、第３格納手段に処
理不能情報を格納する複数の制御装置と、複数の第２格
納手段に付随し、第３格納手段から導入される情報に基
づき、複数の第２格納手段から入力される処理情報を選
択し出力する複数の選択手段と、複数の選択手段から導
入される処理情報に基づき、対応する複数の第１格納手
段との情報の授受を行なう複数の転送制御手段とを具え
るように構成する。また、複数の制御装置の相互間で同
一のデータ格納制御態様に基づいて動作できるように構
成する。

〔産業上の利用分野〕

本発明は、例えばＣＰＵで成る制御装置を複数有する制
御装置多重化システムおよびその制御装置多重化システ
ムに含まれるメモリのメモリ空間を制御する方式に関す
るものである。

〔従来の技術〕

このようなＣＰＵで成る制御装置を複数有する制御装置
多重化システムとしては、例えば金融機関において利用
されているターミナルコントローラ（ＴＣ）がある。こ
のターミナルコントローラはマルチＣＰＵシステムとな
っており、ＡＴＭ等の種々の端末が接続される。また、
このターミナルコントローラをホストコンピュータと接
続し、全体として処理システムを構築している。このよ
うな処理システムを利用することによって、業務処理の
効率化を図っている。

ところで最近では、ターミナルコントローラに接続され
る端末数の増加に伴い、その処理能力のアップが望まれ
ている。

第４図は、制御装置多重化システムとしてのターミナル
コントローラの段階的な能力拡張のステップを示す。

第４図（ａ）の従来システムにおいては、ＣＰＵ、チャ
ネルおよびシステムバスは、すべてアドレス長が２４ビ
ツトである。

（ｂ）のステップ１においては、ＣＰＵおよびシステム
バスがグレードアップされアドレス長３２ビツトとなり
、チャネルは従来どおりのアドレス長２４ビツトのシス
テムである。

（Ｃ）のステップ２においては、アドレス長３２ビツト
のＣＰＵを２つ具えたシステムである。

（ｄ）のステップ３においては、アドレス長３２ビツト
のＣＰＵを２つ具え、かつチャネルも新たにアドレス長
３２ビツトとする最終的なシステムである。

〔発明が解決しようとする課題〕

ところで、上述したステップにより段階的に能力を上げ
る過程においては、２４ビツトと３２ビツトの両方のア
ドレス長に対応しうるシステムにする必要があり、マル
チＣＰＵ時には、それが統一されていなければならない
。ＣＰＵ相互で統一されていなければ、例えば、第４図
のステ・ノブ（Ｃ）において、≠ヤネルとのＤＭＡの際
に第１メモリと第２メモリの両方が起動されたり、両方
が起動されないという状況が起こってしまう。３そのよ
うな状況を起こさないためには、ＣＰＵ相互に情報の交
換を行なう必要があるが、例えば、ＣＰＵの１つがダウ
ン状態となった場合には、そのＣＰＵのソフトウェアプ
ログラムは不能となるため、相互に情報交換を行なうの
が困難となってしまう。

従って、複数のアドレス長に対応可能とするのは困難で
あるという問題点があった。

また、システムの段階的に能力を上げることは実際上容
易ではないという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、複数のアドレス長に容易に対応可能な制御装置多
重化システムを提供することを目的としている。

また、システムの能力を拡張するときであっても、使用
されるメモリのメモリ空間の制御を容易に対処できるメ
モリ空間制御方式を提供することを目的としている。

〔課題を解決するための手段〕

（ｉ）請求項１の　ロ 第１図（ａ）は、請求項１による制御装置多重化システ
ムの原理ブロック図である。

図において、複数の第１格納手段１１１のそれぞれには
情報が格納される。

複数の第２格納手段１１３のそれぞれには、対応する第
１格納手段１１１についての処理情報が格納される。

第３格納手段１１７には処理不能情報が格納される。

複数の制御装置１１５は、それぞれが互いに情報の交換
を行ない、正常に動作しない場合に、第３格納手段１１
７に処理不能情報を格納する。

複数の選択手段１１９のそれぞれは、複数の第２格納手
段１１３に付随し、第３格納手段１１７から導入される
情報に基づき、複数の第２格納手段１１３から入力され
る処理情報を選択し出力する。

複数の転送制御手段１２１のそれぞれは、対応する複数
の選択手段１１９から導入される処理情報に基づき、対
応する複数の第１格納手段１１１との情報の授受を行な
う。

従って、全体として、選択手段１１９が複数の第２格納
手段１１３からの処理情報を選択し、複数の転送制御手
段１２１は、対応する選択手段１１９から導入される処
理情報に基づき、対応する第１格納手段１１１との情報
の授受を行なうように構成されている。

（ｉｉ）請求項２の発明 第１図（ｂ）は、請求項２によるメモリ空間制御方式の
原理ブロック図である。

図において、このメモリ空間制御方式には、複数のメモ
リ１５１および制御装置１５３が含まれる。

このメモリ１５１は、その定義されたデータ格納領域に
応じてデータ格納が可能である。また、制御装置１５３
はメモリ１５１に対応しており、当該メモリ１５１に対
するデータ格納を制御するものである。

ここで、各制御装置１５３に対応して、制御態様格納手
段１５５と、制御手段１５７とを具えるようにしている
。

この制御態様格納手段１５５は、メモリ１５１のデータ
格納領域が任意に定義され、その定義されたデータ格納
制御態様を保持する。

また、制御手段１５７は、他の制御装置１５３に対応す
るメモリ１５１に関するデータ格納制御態様と、制御態
様格納手段１５５によって保持されている自己のデータ
格納制御態様とのいずれかに応じて、メモリ１５１に対
するデータの格納制御を行なう。

従って、全体として、複数の制御装置１５３の相互間で
同一のデータ格納制御態様に基づいて動作できるように
構成されている。

〔作　用〕

（ｉ）請求項１の発明 第１図（ａ）において、複数の制御装置１１５は、それ
ぞれが互いに情報の交換を行ない、正常に動作しない場
合に、第３格納手段１１７に処理不能情報を格納する。

複数の選択手段１１９のそれぞれは、第１格納手段１１
１についての処理情報が格納される複数の第２格納手段
１１３に付随し、第３格納手段１１７から導入される情
報に基づき、入力される複数の第２格納手段１１３から
の処理情報を選択し出力する。

複数の転送制御手段１２１のそれぞれは、対応する複数
の選択手段１１９から導入される情報に基づき、対応す
る複数の第１格納手段１１１との情報の授受を行なう。

本発明にあっては、選択手段１１９が複数の第２格納手
段１１３からの処理情報を選択し、複数の転送制御手段
１２１は、対応する選択手段１１９から導入される処理
情報に基づき、対応する第１格納手段１１１との情報の
授受を行なうことにより、複数のアドレス長に容易に対
応可能となる。

（ｉｉ）請求項２の発明 第１図（ｂ）において、本発明にあっては、ある制御装
置１５３に対応するメモリ１５１において、それに定義
されたデータ格納領域に関するデータ格納制御態様は、
それに対応する制御態様格納手段１５５に保持される。

他の制御装置１５３に対応するメモリ１５１に関するデ
ータ格納制御態様についても同様に、他の制御態様格納
手段１５５に保持される。この他に保持されたデータ格
納制御態様は、自己の制御装置１５３に提供される。

従って、制御手段１５７によって、ある制御装置１５３
については、自己の制御態様格納手段１５５に保持され
たデータ格納制御態様と、他に保持されたデータ格納制
御態様とのいずれかに応じて、メモリ１５１に対するデ
ータ格納制御動作が可能となる。

これにより、複数の制御装置１５３の相互間で同一のデ
ータ格納制御態様に基づいての動作が可能となるので、
制御装置の能力を拡張するときのメモリ空間制御に容易
に対処できる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の制御装置多重化システムを応用した
ターミナルコントローラの構成を示す。

■、　施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示して
おく。

（１）請求項１の発明 複数の第１格納手段１１１は、メモリ２４０゜２５０に
相当する。

複数の第２格納手段１１３は、モードフラグ２１３．２
２３に相当する。

複数の制御装置１１５は、第１ＣＰＵ２１０（プロセッ
サ２１１）、第２ＣＰＵ２２０　（プロセッサ２２１）
に相当する。

第３格納手段１１７は、ダウンステータスレジスタ２６
１に相当する。

複数の選択手段１１９は、マルチプレクサ２１５．２２
５に相当する。

複数の転送制御手段１２１は、プロセッサ２１１、アド
レスデコーダ２１７．タイミング回路２１９、プロセッ
サ２２１．アドレスデコーダ２２７、タイミング回路２
２９に相当する。

処理情報は、アドレスモードに相当する。

処理不能情報は、ダウン情報に相当する。

（ｉｉ　）請求項２の発明 メモリ１５１は、メモリ２４０，２５０に相当する。

制御装置１５３は、第１ＣＰＵ２１０（プロセッサ２１
１）、第２ＣＰＵ２２０　（プロセッサ２２１）に相当
する。

制御態様格納手段１５５は、モードフラグ２１３．２２
３に相当する。

制御手段１５７は、プロセッサ２１１．アドレスデコー
ダ２１７．タイミング回路２Ｉ９．プロセッサ２２１．
アドレスデコーダ２２７．タイミング回路２２９に相当
する。

データ格納制御態様は、アドレスモードに対応する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

ニー尖施勇又盪底 第２図において、制御装置多重化システムは、処理の制
御を行なう３２ビツトアドレス長の第１ＣＰＵ２１０．
第２ＣＰＵ２２０と、情報を格納するメモリ２４０，２
５０と、端末等が接続される２４ビツトアドレス長のチ
ャネル２３０と、ダウンステータスレジスタ２６１を有
する共通制御部２６０とを具えている。

第１ＣＰＵ２１０は、プロセッサ２１１と、アドレスモ
ードが設定されるモードフラグ２１３と、アドレスモー
ドの情報を選択するマルチプレクサ（ＭＰＸ）２１５と
、アドレスデコーダ２１７と、メモリ２４０に対する情
報の読み書きのタイミング信号を生成するタイミング回
路２１９とを具えている。

また、第２ＣＰＵ２２０は、プロセッサ２２１と、アド
レスモードが設定されるモードフラグ２２３と、アドレ
スモードの情報を選択するマルチプレクサ（ＭＰＸ）２
２５と、アドレスデコーダ２２７と、メモリ２５０に対
する情報の読み書きのタイミング信号を生成するタイミ
ング回路２２９とを具えている。

システムアドレスバスに、第１　ＣＰＵ２１０゜第２Ｃ
ＰＵ２２０．チャネル２３０および共通制御部２６０が
接続される。

共通制御部２６０から供給される第１ＣＰＵダウンステ
ータスの情報は、プロセッサ２１１およびマルチプレク
サ２１５に供給される。また、共通制御部２６０から供
給される第２ＣＰＵダウンステータスの情報は、プロセ
ッサ２２１およびマルチプレクサ２２５に供給される。

プロセッサ２１１からの情報がモードフラグ２１３に供
給され、制御信号がアドレスデコーダ２１７に供給され
る。また、プロセッサ２２１からの情報がモードフラグ
２２３に供給され、制御信号がアドレスデコーダ２２７
に供給される。モードフラグ２１３からの情報がマルチ
プレクサ２１５およびマルチプレクサ２２５に供給され
、モードフラグ２２３からの情報がマルチプレクサ２１
５およびマルチプレクサ２２５に供給される。マルチプ
レクサ２１５の出力はアドレスデコーダ２１７に供給さ
れ、マルチプレクサ２２５の出力はアドレスデコーダ２
２７に供給される。また、タイミング回路２１９はアド
レスデコーダ２１７に接続され、タイミング回路２２９
はアドレスデコーダ２２７に接続される。

メモリ２４０は第１　ＣＰＵ２１０に接続され、メモリ
２５０は第２ＣＰＵ２２０に接続される。

また、システムアドレスの情報が、アドレスデコーダ２
１７およびアドレスデコーダ２２７に供給される。

■−」Ｉｌ引螺爽毘 第３図は、本発明の実施例におけるアドレスモードとメ
モリマツピングを示す。

以下、第２図および第３図に基づいて実施例における動
作の説明をする。

（ｉ）アドレスモート′とメモリマツピング第３図に示
すように、２つのアドレスモードに対応できるようにす
る。即ち、アドレスモード１は従来の２４ビツトアドレ
スモードであり、アドレスモード２は３２ビツトアドレ
スモードである。

次に、それぞれのモードにおける第１　ＣＰＵ２１０お
よび第２ＣＰＵ２２０に対するメモリのマツピングであ
るが、アドレスモードｌの場合は、システムアドレスバ
スのビット２３を０′にするか“ｌｏにするかにより、
第１　ＣＰＵ２１０に対応するメモリ２４０と第２ＣＰ
Ｕ２２０に対応するメモリ２５０との切り替えを行なう
。このとき、メモリ２４０，２５０には、それぞれ８メ
ガバイト（ＭＢ）が割り当てられる。

また、アドレスモード２の場合は、例えば、第１ＣＰＵ
２１０および第２ＣＰＵ２２０のそれぞれに５１２ＭＢ
が割り当てられるとすれば、システムアドレスバスのビ
ット３１およびビット３０は常時゛０′であり、ビット
２９を“０′にするか“ｌｏにするかにより、メモリ２
４０とメモリ２５０の切り替えを行なう。

なお、このときのモードの情報が格納されるモードフラ
グ２１３およびモードフラグ２２３は、プログラムによ
り切り替えが可能である。

ところで、本実施例のようなマルチＣＰＵ構成において
は、第１　ＣＰＵ２１０および第２ＣＰＵ２２０は常に
同じアドレスモードで動作している必要がある。即ち、
一方がアドレスモードエ、他方がアドレスモード２の状
態があってはならない。

なぜなら、そのような場合には、チャネル２３０とのＤ
ＭＡｆ７）際にメモリ２４０とメモリ２５０の両方が起
動されたり、両方とも起動されないという状況が起こる
。従って、アドレスモードを切り替える場合にも、第１
　ＣＰＵ２１０と第２ＣＰＵ２２０は互いに同期を取り
合って同時に切り替わる必要がある。

（ｉｉ）アドレスモード切り替え動作 制御装置多重化システムに電源が投入されると、第１　
ＣＰＵ２１０．第２ＣＰＵ２２０はパワーオンリセット
動作を行ない、初期化プログラムがアドレスモードをモ
ード２に設定する。

次に、この場合は、チャネル２３０が２４ビツト対応で
あるので、システムプログラムローディング中に第１　
ＣＰＵ２１０および第２ＣＰＵ２２０をアドレスモード
１に切り替える。このとき、第１　ＣＰＵ２１０および
第２ＣＰＵ２２０は、チャネル２３０を停止させた後、
相互に通信を行ない同期を取りながら同時にアドレスモ
ード１に切り替わる。

ところが、この切り替えのための通信時に、例えば、第
２ＣＰＵ２２０が第１　ＣＰＵ２１０の発行した通信に
対して、何らかの異常により応答を返さなかった場合（
ダウン状態）、第１　ＣＰＵ２１０および第２ＣＰＵ２
２０相互の同期が取られなくなる。

そのとき第１　ＣＰＵ２１０は、共通制御部２６０内の
ダウンステータスレジスタ２６１に第２０ＰＵ２２０に
対するダウン情報のセットを行ない、第２ＣＰＵ２２０
がダウンしていることを知らせる。第２ＣＰＵ２２０が
ダウンした状態で、第１ＣＰＵ２１０は自プログラムに
よりアドレスモード２に切り替わる。ダウンした第２Ｃ
ＰＵ２２０は、自プログラムによりモードを変更するこ
とは不可能となるが、第１　ＣＰＵ２１　Ｇのセットに
よりダウン状態を示している第２ＣＰＵダウンステータ
スの信号ラインを選択制御信号として入力しているマル
チプレクサ２２５が、入力されるモードフラグ２１３内
の情報を選択してアドレスデコーダ２２７に出力する。

従って、第２ＣＰＵ２２０は第１　ＣＰＵ２１０と同じ
モードに切り替わる。

この状態で、第１　ＣＰＵ２１０内のアドレスデコーダ
２１７はシステムアドレスバスからのアドレスデータを
デコードし、タイミング回路２１９はメモリ２４０への
書き込み、読み出しのタイミング信号を作り出す。その
アドレス情報およびタイミング信号に基づき、チャネル
２３０とメモリ２４０間の情報の転送が行なわれる。

従って、このようにシステムのアドレス空間に矛盾を生
じさせることなく、第１ＣＰＵ２ＬＯのみにより運用が
可能となる。

■、実施例のまとめ このように、初めに、第１　ＣＰＵ２１０および第２Ｃ
ＰＵ２２０は、初期化プログラムにより、アドレスモー
ド２に設定され、次に、チャネル２３０を停止させた後
、相互に通信を行ない同期を取りながら同時にアドレス
モード１に切り替わる。

通信時に第２ＣＰＵ２２０がダウンした場合は、第１　
ＣＰＵ２１０は、ダウンステータスレジスタ２６１にダ
ウン情報のセットを行ない自プログラムによりアドレス
モード１に切り替わる。第２ＣＰＵ２２０は、第１　Ｃ
ＰＵ２１０のセットによりダウン状態を示している第２
ＣＰＵダウンステータスの信号ラインを選択制御信号と
して入力しているマルチプレクサ２２５が、入力される
モードフラグ２１３内の情報を選択してアドレスデコー
ダ２２７に出力するので、第１　ＣＰＵ２１０と同じモ
ードに切り替わる。このように、通信異常の場合も、結
局筒１　ＣＰＵ２１０および第２　ＣＰＵ２２０は同じ
アドレスモードとなり、チャネル２３０とメモリ２４０
との間で情報の転送が行なわれる。

従って、第１ＣＰＵ２１０と第２ＣＰＵ２２０は、常に
同じアドレスモードとなるので、システムの能力を段階
的に向上させることが容易に行なえる。

■０発明の・形態様 なお、上述した本発明の実施例にあっては、ターミナル
コントローラへの応用について説明したがこれに限られ
ることはなく、ＣＰＵ等による制御装置を複数用いた制
御装置多重化システムであれば本発明を適用できること
は勿論である。

また、ＣＰＵが２つの場合を説明したが、３つ以上のＣ
ＰＵを用いた場合も同様に実現できる。

上述実施例にあっては、第２格納手段および第３格納手
段として、それぞれフラグおよびレジスタを採用したが
、これらの格納手段に限られることはない。

更に、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、請求項１の発明による制御装置多重化
システムによれば、選択手段が複数の第２格納手段から
の処理情報を選択し、複数の転送制御手段は、対応する
選択手段から導入される処理情報に基づき、対応する第
１格納手段との情報の授受を行なうことにより、複数の
アドレス長に容易に対応可能となるので、実用的には橿
めて有用である。

また、請求項２の発明によるメモリ空間制御方式によれ
ば、制御装置の能力を拡張する場合であっても容易に対
処できるので、実用的には極めて有用である。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明の制御装置多重化シ
ステムおよびメモリ空間制御方式の原理ブロック図、 第２図は本発明の一実施例による制御装置多重化システ
ムの構成ブロック図、。 第３図はアドレスモードとメモリマツピングの説明図、 第４図は段階的にＣＰＵの能力を拡張する場合の説明図
である。 図において、 １１１は第１格納手段、 １１３は第２格納手段、 １１５は制御装置、 １１７は第３格納手段、 １１９は選択手段、 １２１は転送制御手段、 １５１はメモリ、 １５３は制御装置、 １５５は制御態様格納手段、 １５７は制御手段、 ２１０は第１　ＣＰＵ、 ２１１．２２１はプロセッサ、 ２１３．２２３はモードフラグ、 ２１５．２２５はマルチプレクサ、 ２１７．２２７はアドレスデコーダ、 ２１９．２２９はタイミング回路、 ２２０は第２ＣＰＵ。 ２３０はチャネル、 ２４０．２５０はメモリ、 ２６０は共通制御部、 ２６１はダウンステータスレジスタである。

Claims (2)

【特許請求の範囲】
1. （１）情報が格納される複数の第１格納手段（１１１）
   と、 対応する前記第１格納手段（１１１）についての処理情
   報が格納される複数の第２格納手段（１１３）と、 処理不能情報が格納される第３格納手段（１１７）と、 それぞれが互いに情報の交換を行ない、正常に動作しな
   い場合に、前記第３格納手段（１１７）に前記処理不能
   情報を格納する複数の制御装置（１１５）と、 複数の前記第２格納手段（１１３）に付随し、前記第３
   格納手段（１１７）から導入される情報に基づき、複数
   の前記第２格納手段（１１３）から入力される前記処理
   情報を選択し出力する複数の選択手段（１１９）と、 対応する複数の前記選択手段（１１９）から導入される
   前記処理情報に基づき、対応する複数の前記第１格納手
   段（１１１）との情報の授受を行なう複数の転送制御手
   段（１２１）と、 を具えるように構成したことを特徴とする制御装置多重
   化システム。
2. （２）定義されたデータ格納領域に応じてデータの格納
   が可能であるメモリ（１５１）と、当該メモリ（１５１
   ）に対応しそのメモリ（１５１）に対するデータ格納を
   制御する制御装置（１５３）とをそれぞれ複数含んだメ
   モリ空間制御方式において、 各制御装置（１５３）に対応して、 当該メモリ（１５１）のデータ格納領域が任意に定義さ
   れ、その定義されたデータ格納制御態様を保持する制御
   態様格納手段（１５５）と、他の制御装置（１５３）に
   対応するメモリ（１５１）に関するデータ格納制御態様
   と、前記制御態様格納手段（１５５）によって保持され
   ている自己のデータ格納制御態様とのいずれかに応じて
   、前記メモリ（１５１）に対するデータ格納の制御を行
   なう制御手段（１５７）と、 を具えるように構成し、前記複数の制御装置（１５３）
   の相互間で同一のデータ格納制御態様に基づいて動作で
   きるように構成したことを特徴とするメモリ空間制御方
   式。