JPS5983261A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS5983261A JPS5983261A JP57194176A JP19417682A JPS5983261A JP S5983261 A JPS5983261 A JP S5983261A JP 57194176 A JP57194176 A JP 57194176A JP 19417682 A JP19417682 A JP 19417682A JP S5983261 A JPS5983261 A JP S5983261A
- Authority
- JP
- Japan
- Prior art keywords
- board
- memory
- decoding
- circuit
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、複数の基板から構成されるマイクロコンピュ
ータシステムに関するものである。
ータシステムに関するものである。
〈従来技術〉
最近のＣＰｔＪは、アドレス空間を大きくとれるように
、甘たメモリ管理を行なえるような構成をとっている。
、甘たメモリ管理を行なえるような構成をとっている。
子なわち、例えばノーマル又はシステムモードの区別、
さらには各モードにおいてインストラクション・コード
、データ、スタ・ンク領域などの区別を行なえるよう、
Ｃ，ＰＵにノーマル／システム制御信号やステータス信
号線を設けている０従って、このようなＣＰＵを使用し
て、ＣＰＵ基板、メモリ基板などに分割して汎用システ
ムを構成しようとした場合、各基板にこれらステータス
情報（機能上総称してステータス情報といえる）をデコ
ードするデコード回路を付加する必要がある。
さらには各モードにおいてインストラクション・コード
、データ、スタ・ンク領域などの区別を行なえるよう、
Ｃ，ＰＵにノーマル／システム制御信号やステータス信
号線を設けている０従って、このようなＣＰＵを使用し
て、ＣＰＵ基板、メモリ基板などに分割して汎用システ
ムを構成しようとした場合、各基板にこれらステータス
情報（機能上総称してステータス情報といえる）をデコ
ードするデコード回路を付加する必要がある。
しかしながら、各基板にデコード回路を設けることは、
基板の回路設計に制約を与え、またパターン上にかなり
のスペースを必要とすることがあるとともに、共通部分
を含む同種のデコード回路をそれぞれ基板に設けねばな
らず、コスト面にしても割高となる場合があった。
基板の回路設計に制約を与え、またパターン上にかなり
のスペースを必要とすることがあるとともに、共通部分
を含む同種のデコード回路をそれぞれ基板に設けねばな
らず、コスト面にしても割高となる場合があった。
〈発明の目的〉
本発明は、デコード回路部を各基板と独立させて別途１
枚の基板上に設け、各基板に対してのデコード回路部を
不要にし、基板の面積、コスト面での軽減を計９．１枚
の基板上で各基板の必要とする信号を容易に得て、シス
テムの拡張性、柔軟性を増加することができるものであ
る。
枚の基板上に設け、各基板に対してのデコード回路部を
不要にし、基板の面積、コスト面での軽減を計９．１枚
の基板上で各基板の必要とする信号を容易に得て、シス
テムの拡張性、柔軟性を増加することができるものであ
る。
〈実施例〉
以下図面に従って本発明の一実施例を説明する。
第１図にシステムの構成例を示す。図示のシステムは、
ＣＰＵ基板ｌ 、メモリ基板２ 、 Ｉ１０基板３、及
びこれら各基板から独立して別途設けたデコーダ基板４
とからなるジャンパ線又はコネクタ等の接続線５，６，
７．８は、デコード基板４よりデコードした信号を各基
板１，２．３に送るだめの信号線である。
ＣＰＵ基板ｌ 、メモリ基板２ 、 Ｉ１０基板３、及
びこれら各基板から独立して別途設けたデコーダ基板４
とからなるジャンパ線又はコネクタ等の接続線５，６，
７．８は、デコード基板４よりデコードした信号を各基
板１，２．３に送るだめの信号線である。
第２図は各基板１，２，８．４の回路構成を合わせ示す
回路ブロンク図である。第１図では図示しなかったが、
各基板１，２，３．４間は第２図に図示のように共通バ
ス９により相互に連結される。各基板において、ＡＤバ
スバッファＡＤＢＩ〜４は多重化されたアドレス／デー
タ信号を、制御バスバッファＣＢＩ〜４は各種制御信号
を授受する。アドレスラッチ回路ＡＲＩ〜４は多重化さ
れているＡ、 Ｄパスからアドレス信号だけを取り出す
ものである。他に、ＣＰｔＪ基板Ｉは中央処理ユニ７ト
ＣＰＵと６４にバイトのメモリＭ１とＩ１０回路■１０
１を、メモリ基板２は６４にバイトのメモリＭ２を、捷
たＩ／１０基板３はＩ１０回路１１０３を備えている。
回路ブロンク図である。第１図では図示しなかったが、
各基板１，２，３．４間は第２図に図示のように共通バ
ス９により相互に連結される。各基板において、ＡＤバ
スバッファＡＤＢＩ〜４は多重化されたアドレス／デー
タ信号を、制御バスバッファＣＢＩ〜４は各種制御信号
を授受する。アドレスラッチ回路ＡＲＩ〜４は多重化さ
れているＡ、 Ｄパスからアドレス信号だけを取り出す
ものである。他に、ＣＰｔＪ基板Ｉは中央処理ユニ７ト
ＣＰＵと６４にバイトのメモリＭ１とＩ１０回路■１０
１を、メモリ基板２は６４にバイトのメモリＭ２を、捷
たＩ／１０基板３はＩ１０回路１１０３を備えている。
デコーダ基板４において、制御パスバッファＣＢ４はス
テータス情報のみを受け、ステータス信号ｓＴ３〜ＳＴ
φ及び制御信号Ｎ／ Ｓ を取り出す。
テータス情報のみを受け、ステータス信号ｓＴ３〜ＳＴ
φ及び制御信号Ｎ／ Ｓ を取り出す。
ＡＤバスバッンアＡＤＢ４、アドレスランチ回路ＡＲ４
は、基板選択のため、アドレス信号Ａφ〜ＡＩ５のうち
特にＡＩ３〜ＡＩ５を取り出している。これらはデコー
ド用プログラマブル・リード・オンリー・メモリＰ Ｒ
ＯＭ Ｋ印加され、デコードされる。
は、基板選択のため、アドレス信号Ａφ〜ＡＩ５のうち
特にＡＩ３〜ＡＩ５を取り出している。これらはデコー
ド用プログラマブル・リード・オンリー・メモリＰ Ｒ
ＯＭ Ｋ印加され、デコードされる。
中央処理ユニッ１−ＣＰｔＪがら出力されるステータス
信号ｓＴ３〜ＳＴφは下記第１表のように定義さｆＬで
いるものとする。また、制御信号Ｎ／ ｓは中央処理ユ
ニットＣＰＵがノーマル・モードかシステム・モードの
いずれのモードで動作しているかを示す。この制御信号
Ｎ／ Ｓ はここでは「ステータス信号」と区別して説
明したが、「ステータス信号」として出力してもよく、
前述したように機能上、両者を含めてステータス情報と
呼ぶことができる。アドレス信号ＡＩ３〜ＡＩ５は分割
した基板を選択するために利用されるものである。ただ
し、本実施例では６４にバイトのメモリを使用している
ので、メモリを制御の対象とするときは、アドレス信号
ＡＩ３〜Ａ’＋５を使用しないで、ステータス信号ＳＴ
３〜ＳＴφと制御信号Ｎ／ ｓ だけでデコードするよ
うにしている。
信号ｓＴ３〜ＳＴφは下記第１表のように定義さｆＬで
いるものとする。また、制御信号Ｎ／ ｓは中央処理ユ
ニットＣＰＵがノーマル・モードかシステム・モードの
いずれのモードで動作しているかを示す。この制御信号
Ｎ／ Ｓ はここでは「ステータス信号」と区別して説
明したが、「ステータス信号」として出力してもよく、
前述したように機能上、両者を含めてステータス情報と
呼ぶことができる。アドレス信号ＡＩ３〜ＡＩ５は分割
した基板を選択するために利用されるものである。ただ
し、本実施例では６４にバイトのメモリを使用している
ので、メモリを制御の対象とするときは、アドレス信号
ＡＩ３〜Ａ’＋５を使用しないで、ステータス信号ＳＴ
３〜ＳＴφと制御信号Ｎ／ ｓ だけでデコードするよ
うにしている。
第３図はプログラマブル・リード・オンリー・メモ＋）
ＦＲＯＭの接続例を示す図である。このＦＲＯＭによる
デコード例を第２表に示す。
ＦＲＯＭの接続例を示す図である。このＦＲＯＭによる
デコード例を第２表に示す。
第２表 デコード例 Ｉ
第２表において、Ｘ印は０．１いずれの論理値であって
もよいことを示す。出力端子Ｉ）φが１（アクティブ）
になるのは、少なくとも入力端子Ａ３゜Ａ２．ＡＩ、す
なわち入力されるステータス信号ＳＴ８ 、Ｓｒ１ 、
ＳＴＩが１１０のときである。第１表と対比して明らか
なように、これはプログラム参照時で、信号線５を介し
て、ＣＰＴＪ基板１の６４にバイトメモＩＪ Ｍ 、に
印加される。出力端子Ｄ２が１（アクティブ）となるの
は、同様に第１表及び第２表よりメモリ参照時（このデ
コード例ではスタンク、データの区別をしていない）で
ある。この出力信号は、接続線７を介してメモリ基板２
の６４ＩくバイトメモリＭ２に印加される。出力端子Ｄ
６，１）７は、ステータス信号ＳＴ３〜ＳＴφが００Ｉ
Ｏのとき、すなわち標準Ｉ１０参照時に１（アクティブ
）可能状態となり、そして、入力端子Ａ５〜Ａ７に入力
されるアドレス信号ＡＩ５〜ＡＩ３により、いずれの基
板の１１０回路を制御するのか選択している。入力端子
Ａ５〜Ａ７ （アドレス信号ＡＩ５〜Ａ１３）が００
０の場合は、出力端子Ｄ６側が１（アクティブ）となり
、接続ｍ６を介してＣＰＬＩ基板１の１１０回路１１０
１ を選択し、その出力信号を印加するようにしている
。１００の場合は、出力端子Ｄ７が１（アクティブ）と
なり、接続線８を介してＩ／１０基板３のｉ１０回路１
１０３を選択しその出力信号を印加している。
もよいことを示す。出力端子Ｉ）φが１（アクティブ）
になるのは、少なくとも入力端子Ａ３゜Ａ２．ＡＩ、す
なわち入力されるステータス信号ＳＴ８ 、Ｓｒ１ 、
ＳＴＩが１１０のときである。第１表と対比して明らか
なように、これはプログラム参照時で、信号線５を介し
て、ＣＰＴＪ基板１の６４にバイトメモＩＪ Ｍ 、に
印加される。出力端子Ｄ２が１（アクティブ）となるの
は、同様に第１表及び第２表よりメモリ参照時（このデ
コード例ではスタンク、データの区別をしていない）で
ある。この出力信号は、接続線７を介してメモリ基板２
の６４ＩくバイトメモリＭ２に印加される。出力端子Ｄ
６，１）７は、ステータス信号ＳＴ３〜ＳＴφが００Ｉ
Ｏのとき、すなわち標準Ｉ１０参照時に１（アクティブ
）可能状態となり、そして、入力端子Ａ５〜Ａ７に入力
されるアドレス信号ＡＩ５〜ＡＩ３により、いずれの基
板の１１０回路を制御するのか選択している。入力端子
Ａ５〜Ａ７ （アドレス信号ＡＩ５〜Ａ１３）が００
０の場合は、出力端子Ｄ６側が１（アクティブ）となり
、接続ｍ６を介してＣＰＬＩ基板１の１１０回路１１０
１ を選択し、その出力信号を印加するようにしている
。１００の場合は、出力端子Ｄ７が１（アクティブ）と
なり、接続線８を介してＩ／１０基板３のｉ１０回路１
１０３を選択しその出力信号を印加している。
従来、各基板においてこのようなデコード出力を得るた
め、それぞれの基板に、第２図図示のデコーダ基板４と
略同じ構成を有するデコード回路を設けていた。すなわ
ち、従来では、特に例示のようにバスバッファを必要と
する場合は、各基板に共通に、ステータス信号ｓ’ｒ３
〜ＳＴφを取り出すための専用バスバッファを設けなけ
ればならず、また、デコード用のプログラマブルＲＯＭ
等も各基板個々に設け、その使用効率が悪くなるきらい
があり、コスト的にみても割高であった。しかし本実施
例のように、デコーダ基板４を別途独立して設けるよう
にすれば、従来各基板に共通に設けられていたステータ
ス信号ＳＴ３〜ＳＴφのためのパスバッファが不要であ
り、デコード用プログラムＲＯＭもこの基板４のものの
みで有効的な利用を計ることができる。また、このデコ
ード基板４により各基板の必要とする信号が容易に得ら
ｔＬ、システムの拡張性２柔軟性を増すことができる。
め、それぞれの基板に、第２図図示のデコーダ基板４と
略同じ構成を有するデコード回路を設けていた。すなわ
ち、従来では、特に例示のようにバスバッファを必要と
する場合は、各基板に共通に、ステータス信号ｓ’ｒ３
〜ＳＴφを取り出すための専用バスバッファを設けなけ
ればならず、また、デコード用のプログラマブルＲＯＭ
等も各基板個々に設け、その使用効率が悪くなるきらい
があり、コスト的にみても割高であった。しかし本実施
例のように、デコーダ基板４を別途独立して設けるよう
にすれば、従来各基板に共通に設けられていたステータ
ス信号ＳＴ３〜ＳＴφのためのパスバッファが不要であ
り、デコード用プログラムＲＯＭもこの基板４のものの
みで有効的な利用を計ることができる。また、このデコ
ード基板４により各基板の必要とする信号が容易に得ら
ｔＬ、システムの拡張性２柔軟性を増すことができる。
従来ではシステムの変更、拡張にともない、各基板で対
応する必要があり、非常にやっかいである。
応する必要があり、非常にやっかいである。
上述第２表の具体例では、ノーマルモード、システムモ
ードの区別をしていなかったが、例えば出力端子Ｄφ、
Ｄｉ 等において、第３表のように、更に入力端子Ａ４ （制御信号Ｎ／Ｓ）の０．１をデコードするようにする
と、出力端子Ｄφはシステムモードのプログラム参照時
に１（アクティブ）、出力端子Ｄ１はノーマルモードの
プログラム参照時に１（アクティブ）とすることができ
る。他も同様である。
ードの区別をしていなかったが、例えば出力端子Ｄφ、
Ｄｉ 等において、第３表のように、更に入力端子Ａ４ （制御信号Ｎ／Ｓ）の０．１をデコードするようにする
と、出力端子Ｄφはシステムモードのプログラム参照時
に１（アクティブ）、出力端子Ｄ１はノーマルモードの
プログラム参照時に１（アクティブ）とすることができ
る。他も同様である。
また、第２表のデコード例では、出力端子Ｄ２をノーマ
ル／システムモード共用でかつスタ・ンク及びデータメ
モリ参照として使用している。しかし、システムを拡張
し、スタックメモリとデータメモリを区別してシステム
を再構成しようとする場合、同様にプログラマブルリー
ド・オンリー・メモＩＪＰＲＯＭの内容を変更すること
により容易に実現可能である。すなわち、例えば第２表
のデコード例において、出力端子Ｄ２ 、ＤＢで更に入
力端子Ａφ（ステータス信号ＳＴφ）の０又は１をデコ
ードするようにすれば、データメモリ（入力端子Ａφが
０１出力端子Ｄ２より出力）とスタックメモリ（入力端
子Ａφが１、出力端子Ｄ３より出力）に分離して使用す
ることができる。この場合、出力端子Ｄ３が拡張用端子
として使用されることとなる。
ル／システムモード共用でかつスタ・ンク及びデータメ
モリ参照として使用している。しかし、システムを拡張
し、スタックメモリとデータメモリを区別してシステム
を再構成しようとする場合、同様にプログラマブルリー
ド・オンリー・メモＩＪＰＲＯＭの内容を変更すること
により容易に実現可能である。すなわち、例えば第２表
のデコード例において、出力端子Ｄ２ 、ＤＢで更に入
力端子Ａφ（ステータス信号ＳＴφ）の０又は１をデコ
ードするようにすれば、データメモリ（入力端子Ａφが
０１出力端子Ｄ２より出力）とスタックメモリ（入力端
子Ａφが１、出力端子Ｄ３より出力）に分離して使用す
ることができる。この場合、出力端子Ｄ３が拡張用端子
として使用されることとなる。
第４図にメモリ・アドレス空間の拡張例を示す。
デコーダ基板４のプログラマブルリード・オンリー・メ
モリＦ ＲＯＭを適宜書き換えることによシ、図示のよ
うに、６４にバイトメモリＭｌｌ〜Ｍ＋６に対して、メ
モリ・アドレスが、プログラム、データ、スタックのい
ずれの空間にあるかを区別し、かつまたノーマル（ユー
ザの作成したアプリケーションプログラムを実行するた
めのメモリ空間）、システム（システム管理のだめのメ
モリ空間）のうちいずれの動作モードにあるかを区別す
ること等が６丁能である。前記の具体的な拡張例では、
共用のプログラム領域をノーマルモードとシステムモー
ドに、またノーマル／システムモード共用のスタック−
データ領域をそれぞれ専用のスタック専用とデータ領域
（ただしノーマル、システムモードの区別はない）に区
分したものである。
モリＦ ＲＯＭを適宜書き換えることによシ、図示のよ
うに、６４にバイトメモリＭｌｌ〜Ｍ＋６に対して、メ
モリ・アドレスが、プログラム、データ、スタックのい
ずれの空間にあるかを区別し、かつまたノーマル（ユー
ザの作成したアプリケーションプログラムを実行するた
めのメモリ空間）、システム（システム管理のだめのメ
モリ空間）のうちいずれの動作モードにあるかを区別す
ること等が６丁能である。前記の具体的な拡張例では、
共用のプログラム領域をノーマルモードとシステムモー
ドに、またノーマル／システムモード共用のスタック−
データ領域をそれぞれ専用のスタック専用とデータ領域
（ただしノーマル、システムモードの区別はない）に区
分したものである。
上記具体的な拡張例において、第２図のメモリ基板４と
同構成の基板を増設すれば、第５図のようなシステム構
成に拡張できる。メモリ基板９゜１０が増設された基板
で、例えば、メモリ基板９にノーマルモードのプログラ
ム（ユーザ作成）専用の６４にバイトメモリ、メモリ基
板１０にスタック専用の６４にバイトメモリを備えてい
る。ただし、この場合、ＣＰＬ］基板１の６４にバイト
メモ！ＪＭ＋ （第２図参照）はシステムモードのプ
ログラム専用、メモリ基板２の６４ ＫバイトメモリＭ
２（同第２図参照）はデータ専用となる。接続線Ｉ＋、
＋２は増設されたメモリ基板９．ＩＯに対するもので、
デコーダ基板４のプログラマブルリード−オンリー９メ
モリＦＲＯＭの出力端子Ｄｌ 、Ｄ３からそれぞれデコ
ード出力が供給される。
同構成の基板を増設すれば、第５図のようなシステム構
成に拡張できる。メモリ基板９゜１０が増設された基板
で、例えば、メモリ基板９にノーマルモードのプログラ
ム（ユーザ作成）専用の６４にバイトメモリ、メモリ基
板１０にスタック専用の６４にバイトメモリを備えてい
る。ただし、この場合、ＣＰＬ］基板１の６４にバイト
メモ！ＪＭ＋ （第２図参照）はシステムモードのプ
ログラム専用、メモリ基板２の６４ ＫバイトメモリＭ
２（同第２図参照）はデータ専用となる。接続線Ｉ＋、
＋２は増設されたメモリ基板９．ＩＯに対するもので、
デコーダ基板４のプログラマブルリード−オンリー９メ
モリＦＲＯＭの出力端子Ｄｌ 、Ｄ３からそれぞれデコ
ード出力が供給される。
〈発明の効果〉
以上のように本発明は、複数の基板から構成されるマイ
クロコンピュータシステムにおいて、デコード回路部を
各基板と独立させて別途１枚の基板上に設けたものでア
リ、各基板におけるデコード回路部を不要にし、基板の
面積、コスト面での軽減を計９、また、１枚のデコード
基板上で各基板の必要とする信号を容易に得て、システ
ムの拡張性、柔軟性を増加した有用なシステムが提供で
き−る。
クロコンピュータシステムにおいて、デコード回路部を
各基板と独立させて別途１枚の基板上に設けたものでア
リ、各基板におけるデコード回路部を不要にし、基板の
面積、コスト面での軽減を計９、また、１枚のデコード
基板上で各基板の必要とする信号を容易に得て、システ
ムの拡張性、柔軟性を増加した有用なシステムが提供で
き−る。
第１図は本発明の一実施例におけるシステム構成例を示
す図、第２図は回路ブロック図、第３図は要部部品の構
成図、第４図はメモリ・アドレスの拡張例を説明する図
、第５図は拡張した他のシステム構成例を示す図である
。 １ ・ＣＰ（Ｊ基板、２，９．１０ ・メモリ基板、
３・・Ｉ１０基板、４・・・デコーダ基板、５，６，７
，８．Ｉ＋。 １２ 接続線、Ｆ ＲＯＭ・・デコード用プログラマブ
ルリード・オンリー・メモリ、ＡＲ・・・アドレスラッ
チ０ 代理人 弁理士 福 士 愛 彦（他２名）第３図 Ｍ７４ １１１５ Ｍ
１６第６図 第５図
す図、第２図は回路ブロック図、第３図は要部部品の構
成図、第４図はメモリ・アドレスの拡張例を説明する図
、第５図は拡張した他のシステム構成例を示す図である
。 １ ・ＣＰ（Ｊ基板、２，９．１０ ・メモリ基板、
３・・Ｉ１０基板、４・・・デコーダ基板、５，６，７
，８．Ｉ＋。 １２ 接続線、Ｆ ＲＯＭ・・デコード用プログラマブ
ルリード・オンリー・メモリ、ＡＲ・・・アドレスラッ
チ０ 代理人 弁理士 福 士 愛 彦（他２名）第３図 Ｍ７４ １１１５ Ｍ
１６第６図 第５図
Claims (1)
- １８ 複数の基板からなり、基板選択を含むステータ
ス情報のデコード回路部を各基板から独立させて別途１
枚の基板上に設けたことを特徴とするマイクロコンピュ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194176A JPS5983261A (ja) | 1982-11-04 | 1982-11-04 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194176A JPS5983261A (ja) | 1982-11-04 | 1982-11-04 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5983261A true JPS5983261A (ja) | 1984-05-14 |
Family
ID=16320188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194176A Pending JPS5983261A (ja) | 1982-11-04 | 1982-11-04 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273658A (ja) * | 1985-05-29 | 1986-12-03 | Toshiba Corp | 多目的制御装置 |
| JPS63106035A (ja) * | 1986-10-23 | 1988-05-11 | Hitachi Maxell Ltd | 半導体フアイルメモリ装置 |
| JP2004057584A (ja) * | 2002-07-30 | 2004-02-26 | Newgin Corp | 遊技機 |
-
1982
- 1982-11-04 JP JP57194176A patent/JPS5983261A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273658A (ja) * | 1985-05-29 | 1986-12-03 | Toshiba Corp | 多目的制御装置 |
| JPS63106035A (ja) * | 1986-10-23 | 1988-05-11 | Hitachi Maxell Ltd | 半導体フアイルメモリ装置 |
| JP2004057584A (ja) * | 2002-07-30 | 2004-02-26 | Newgin Corp | 遊技機 |
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