JPH01211001A - マイクロプロセッサを用いた制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、周期的に実行される制御プログラムの実行
時間を監視し、実行時間の遅延を検出した時には、マイ
クロプロセッサ内部状態の初期化手続きに移行する、マ
イクロプロセッサを用いた制御装置の改良に関するもの
である。

〈従来の技術〉 マイクロプロセッサはさまざまな機器に組み込まれ、そ
の機器の動作を制御する中枢部として用いられる。その
場合、マイクロプロセッサの使用環境は、それが組み込
まれた機器の使用環境に左右され、必ずしも常にマイク
ロプロセッサにとって条件のよい環境で使用されるとは
限らない。ノイズの多い悪条件で使用されていて、マイ
クロプログラムカウンタが誤動作したとき、マイクロプ
ログラムが暴走して回復不能になる可能性があるので、
ノイズ阻止対策は勿論のこと、もしノイズの影響で制御
異常になっても速やかに正常動作を回復できるような対
策が必要とされる。

そこで、この解決方法として、例えばウォッチドッグタ
イマによるプログラム暴走防止回路を備えた制御装置が
提案されている（実公昭５９−４０６４１号公報参照）
。これは、ウォッチドッグタイマを設け、そのタイムア
ツブ時間を、異常が発生しない正常な状態で繰り返され
る制御プログラム手続きの周期よりも長くとるとともに
、ウォッチドッグタイマがタイムアツプした時に制御手
続きのプログラムを途中で打切って通電初期化手続きに
移行させるための手段を設けたものである。そして、プ
ログラムが正常に作動している限り、上記制御手続きの
１周期が終わるごとに、すなわちウォッチドッグタイマ
のタイムアツプ前にウォッチドッグタイマにリセット信
号を送り込むことにより、制御手続きの実行に支障を来
たさないようにする。

しかし、異常発生時には、ウォッチドッグタイマがリセ
ットされないので、ウォッチドッグタイマがタイムアツ
プして上記通電初期化手続きが実行される。この場合、
制御手続き実行時に利用されていた制御パラメータ（例
えば制御演算定数や制御目標値）が上記通電初期化によ
ってリセットされると、制御手続きによる制御の継続性
に支障を来たすので、制御パラメータについては、通電
初期化手続きをスキップすることとしている。したがっ
て、正常動作回復後の制御の継続性を保つことができる
。

〈発明が解決しようとする課題〉 ところが、上記のマイクロプロセッサを用いた制御装置
では、動作異常時のプログラム暴走によって、制御パラ
メータを格納している内部メモリが影響を受け、制御パ
ラメータが喪失ないし変形してしまうことがある。こう
なれば、通電初期化しても従来から使用していた制御パ
ラメータを引き続き使用することができず、制御の継続
性に支障をきたすという問題がある。

この発明は上゛記問題点に鑑みてなされたものであり、
マイクロプロセッサのプログラムカウンタが誤動作し制
御異常になっても、制御パラメータの保護を行うことに
より制御の継続性を確実に維持できるマイクロプロセッ
サを用いた制御装置を提供することを目的とする。

く課題を解決するための手段〉 上記の目的を達成するためのこの発明のマイクロプロセ
ッサを用いた制御装置は、常時アクセス可能な第１のＲ
ＡＭと、制御手続き中の所定時間ｔ１、および初期化手
続きに入ってから制御手続きに入るまでの間の所定時間
ｔ２にのみアクセス可能な第２のＲＡＭと、上記時間ｔ
ｉ中に第１のＲＡＭから制御パラメータを読出して第２
のＲＡＭに書込み、上記時間ｔ２中に第２のＲＡＭから
制御パラメータを読出して第１のＲＡＭに書き込むデー
タ転送手段を有するものである。

く作用〉 上記の構成のマイクロプロセッサを用いた制御装置によ
れば、制御プログラムの実行中の所定時間ｔｌに、デー
タ転送手段によって、制御の継続性を確保するのに必要
な制御パラメータを第１のＲＡＭから読出して第２のＲ
ＡＭに書込むことができる。第２のＲＡＭは、制御プロ
グラムの実行周期中の上記所定時間１１はアクセス可能
であり、所定時間１１以外の時間は、後述の時間ｔ２中
を除きアクセス不能となる。したがって、制御動作異常
が発生しても、制御パラメータの消滅、変形を防ぎ制御
パラメータを安全に退避させることができる。

次に、制御プログラムの実行時間が基準時間より遅れた
場合には、マイクロプロセッサのプログラムカウンタが
誤動作し何らかの異常が発生したと見なして、マイクロ
プロセッサ内部状態の初期化手続きに移行するのである
が、このとき、データ転送手段によって第２のＲＡＭに
退避させていた制御パラメータを、上記時間ｔ２中に第
１のＲＡＭに移し変えることができる。したがって、制
御異常が発生しても、制御パラメータの継続性を確実に
保持することができる。

〈実施例〉 次いで、この発明の実施例について図を参照しながら以
下に説明する。

第１図はマイクロプロセッサを用いた繰返し演算装置の
概略構成図である。マイクロプロセッサは演算処理装置
（ＣＰＵ）（１）、ＲＯＭ■、常時アクセス可能な第１
のＲＡＭ（３）、特定の場合のみアクセス可能な第２の
ＲＡ　Ｍ　（４）から構成されるものであり、データ・
アドレスバス（５）を通して制御入力回路（６）、制御
出力回路（７）に接続されている。なお、上記構成のう
ち第２のＲＡ　Ｍ　（４）を除いた部分はマイクロプロ
セッサを用いた一般的な繰返し演算装置の構成となるも
のである。

制御入力回路（６）には、被制御系（ＩＢ）から各種の
入力信号が与えられ、制御出力回路σ）から被制御系（
１Ｂ）に対して各種の出力信号が与えられる。さらに、
制御出力回路（７）はリセット信号ＳｌをＯＲゲート（
１５）を介してウォッチドッグタイマ（１４）に供給し
、ウォッチドッグタイマ（１４）はこのリセット信号Ｓ
ｌを受けて時間計測を開始する。ウォッチドッグタイマ
（１４）のタイムアツプ時間（基準時間）は制御手続き
の実行周期よりも若干長い時間に設定されている。ウォ
ッチドッグタイマ（１４）がタイムアツプしたときはタ
イムアツプ信号Ｓ２を制御入力回路（６）および微分回
路（１３）に供給する。

タイムアツプ信号Ｓ２を制御入力回路（６）に供給する
ようにしたのは、後述するように、タイムアツプ信号Ｓ
２の入力を条件としてＲＡ　Ｍ　（４）に格納されてい
る制御パラメータをＲＡＭ（３）に転送させるためであ
る。微分回路（１３）のトリガ出力信号Ｓ３はＯＲゲー
ト（１２）およびワンショット回路（９）に供給される
。ワンショット回路（９）はトリガ出力信号Ｓ３を受け
ると、ある定められた幅ｔ２の単一のパルスからなるパ
ルス出力信号Ｓ６を出すもので、例えば単安定マルチバ
イブレータによって実現される。また、制御出力回路（
７）からのリセット信号ＳＬはワンショット回路（１０
）に供給され、ワンショット回路（ｌＯ）はリセット信
号Ｓｌを受けるとある定められた幅ｔｌの単一のパルス
からなるパルス出力信号Ｓ７を出す。上記パルス幅ｔ１
、ｔ２の選定基準については後述する。ワンショット回
路（９）（１０）のパルス出力信号Ｓ８．Ｓ７はＯＲゲ
ート（８）を介して、ＲＡＭ（４）のチップセレクト端
子、すなわち信号を受けたときのみ自らを書込み読出し
可能状態とし、それ以外は自らを書込み読出し不能のフ
ローティング状態とする制御端子に接続されている。

（１１）は通電リセット回路であり、電源電圧を監視し
電圧が規定値以上あるときはＯＲゲート（１２）に立上
げ信号Ｓ４を供給し、ＯＲアゲ−（１２）は、立上げ信
号Ｓ４または上記したワンショット回路（９）からのト
リガ出力信号Ｓ３を受けるとＣＰ　Ｕ　（１）に初期化
信号Ｓ５を与える。ＣＰ　Ｕ　（１）においては、この
初期化信号Ｓ５を受けると初期化手続きが実行され、内
部状態の初期化とそれに引き続く制御手続きの起動が行
われる。

また、通電リセット回路（１１）の出力はＯＲアゲ−（
１５）にも供給されており、ＣＰ　Ｕ　（１）を初期化
すると同時にウォッチドッグタイマ（１４）をリセット
するのに使用される。

ＣＰ　Ｕ　（１）において実行される初期化手続き（ス
テップ■〜ステップ■）と制御手続き（ステップ■〜ス
テップ■）の概要を第２図に示す。これらの手続きを構
成するマイクロプログラムはＲＯＭ■に格納されている
。

ＣＰ　Ｕ　（１）は、ステップ■で制御手続き実行回数
に相当するパラメータＦをまず０とおき、通電リセット
信号Ｓ５を受けたかどうかを判定する（ステップ■）。

通電リセット信号Ｓ５を受けていなければ、ステップ■
に進み、Ｆ−０すなわち初期化待ちの状態であれば、通
電リセット信号Ｓ５を受けるまで待機し、Ｆ−０でない
場合すなわち制御手続きに入っている場合には、ステッ
プ■に進む。

上記通電リセット信号Ｓ５の待機中に通電リセット信号
Ｓ５を受けると、ステップ■におい、て制御パラメータ
以外の内部状態の初期化手続きに入る。そして、ステッ
プ■において制御入力回路０を通じてタイムアツプ信号
Ｓ２を受けたかどうかを判定し、タイムアツプ信号Ｓ２
を受けて、いなければ、通電リセット信号Ｓ５は通電リ
セット回路（１１）からの立上げ信号Ｓ４に基づくもの
であり動作異常は生じていないとみなせるので、ステ゛
−ツブ■において制御パラメータを適当な値に初期化し
てＲＡＭ（３）に格納する。以上のようにして状態の初
期化が完了する。

初期化手続きが終了すると、ステップ■に進み、まず、
リセット信号Ｓｌを出力する。これにより、ウォッチド
ッグタイマ（１４）はリセットされ新たな時間計測を開
始する。また、リセット信号Ｓ１の出力により、ワンシ
ョット回路（ｌＯ）が動作し、所定時間ｔ１にわたって
ＲＡ　Ｍ　（４）をアクセス可能にする。そして、この
間にＲＡ　Ｍ　（３）に格納されている制御パラメータ
がＲＡ　Ｍ　（４）に退避される（ステップ■）。上記
所定時間ｔ１は、制御パラメータの退避を完遂させるた
めに必要な時間として選定されるものである。したがっ
て、ＣＰＵ（１）は、随時ＲＡ　Ｍ　（４）にアクセス
しながら、ステップ■を実行できる。その後、１サイク
ルの制御手続きを実行する（ステップ［相］）。

ところで、上記所定時間ｔｌ中すなわちＲＡＭ（４）が
アクセス可能な時間中に障害が発生すると、ＲＡ　Ｍ　
（４）に退避された制御パラメータも影響を受けること
があるので、所定時間ｔ１は、障害を受ける確率を減少
させるために可能な限り短いことが好ましい。しかし、
一般に制御パラメータの退避に要する時間は、制御手続
き全体の実行に要する時間と比較すると非常に短い時間
で済むので、上記所定時間ｔｉもそれに応じて可能な限
り短い時間とすることができ好都合である。したがって
、この実施例のように２つのワンショット回路（９）。

（■０）を別々に設け、時間１１を時間ｔ２とは別個に
設定できるようにしたほうが、時間設定の自由度が増す
ので好ましい。

上記制御手続きが完了すると、ステップ■においてパラ
メータＦをインクリメントしステップ■に戻る。ステッ
プ■では通電リセット信号Ｓ５を受けたかどうかを判定
する。異常が発生しない内は、制御手続きの実行周期中
にウォッチドッグタイマ（１４）がリセットされること
はなく、通電リセット信号Ｓ５を受けることはない。し
たがって、ステップ■に進み、パラメータＦが０かどう
かを判定する。この場合、パラメータＦはすでにインク
リメントされているので、ステップ■ではＮ。

と判定され、ステップ■に移り、次のサイクルの制御手
続きに入る。このようにして、制御手続きは繰返される
が、これらの繰返しのたびに制御パラメータの値は初期
値と異なった値に変わっていくので、ＲＡＭ（４）に退
避される制御パラメータの値も次々と更新されていくこ
とになる。

次に、プログラムカウンタが誤動作して何らかの異常が
発生し、その結果制御プログラムの実行時間がウォッチ
ドッグタイマ（１４）のタイムアツプ時間より遅れたと
きは、通電リセット信号Ｓ５が発生するので、ステップ
■からステップ■に進み、制御パラメータ以外の内部状
態の初期化手続きに入るとともに、タイムアツプ信号Ｓ
２に基づき、ＲＡ　Ｍ　（４）に格納されていた制御パ
ラメータをＲＡＭ（３）に転送する（ステップ■）。つ
まり、誤動作中に制御パラメータのエラーが生じている
かもしれないので、ＲＡ　Ｍ　（４）に安全な状態で退
避されていた制御パラメータに置き換えることとしたの
である。そして、ステップ■以下の次の制御手続きに入
るときには、このように新たにＲＡ　Ｍ　（３）に受は
入れられた制御パラメータを基にして処理を実行してい
くことができる。なお、ワンショット回路（９）からの
パルス出力信号Ｓ８のパルス幅ｔ２は、以上のステップ
■〜ステップ■の手続きに支障ない時間に選定される。

したがって、ＣＰＵ（１）は、ステップ■の実行中、何
ら支障なくＲＡＭ（４）にアクセスできることとなる。

次に、以上の構成による動作をタイムチャート（第３図
参照）を用いて説明する。

まず、初期化待ちの状態において、タイミングＴＩで、
通電リセット回路（１１）が動作してＯＲゲート（１２
）に立上げ信号Ｓ４を供給し、ＯＲゲート（１２）から
ＣＰ　Ｕ　（１）に初期化信号Ｓ５が送られる。

すると、初期化手続きに入り、初期化が完了するとタイ
ミングＴ２で制御出力回路（７）からリセット信号Ｓ１
が出され、ウォッチドッグタイマ（１４）はこのリセッ
ト信萼Ｓ１を受けて時間計測を開始する。それとともに
、ワンショット回路（１ｏ）は時間幅ｔｌのパルス出力
信号Ｓ７を出し、ＲＡ　Ｍ　（４）を時間ｔｌにわたっ
てアクセス可能状態とする。そして、引き続き制御手続
きを繰返し実行する。各制御手続きが終わると、ウォッ
チドッグタイマ（１４）がタイムアツプする前にリセッ
ト信号Ｓ１およびパルス出力信号Ｓ７が出される（タイ
ミングＴ３．Ｔ４）。ＣＰ　Ｕ　（１）は上記リセット
信号Ｓ１を受けるごとにＲＡ　Ｍ　（３）に格納されて
いる制御パラメータをＲＡ　Ｍ　（４）に退避させる。

タイミングＴ４の直後のサイクルにおいて制御異常が発
生すると、リセット信号Ｓ１が発生せず、そのうちウォ
ッチドッグタイマ（１４）がタイムアツプする。これに
よりタイミングＴ５において、ウォッチドッグタイマ（
１４）からのタイムアツプ信号Ｓ２、微分回路（１３）
からのトリガ出力信号Ｓ３、ＯＲゲート（１２）からの
初期化信号Ｓ５が発生し、かつ上記トリガ出力信号Ｓ３
に基づくワンショット回路（９）からのパルス出力信号
Ｓ６が発生する。

ＣＰ　Ｕ　（１）は初期化信号Ｓ５を受けて制御パラメ
ータ以外の内部状態を初期化し、制御パラメータとして
、ＲＡ　Ｍ　（４）に退避されていたちのＲＡ　Ｍ　（
４）から読出して使用する。そして、初期化手続きが完
了し、正常状態に戻ると、タイミングＴ６で次の制御手
続きに入り、リセット信号Ｓｌが出され、ウォッチドッ
グタイマ（１４）がリセットされるとともに、パルス出
力信号Ｓ７によりＲＡ　Ｍ　（４）がアクセス可能状態
となり、ＲＡＭ（３）に格納されている制御パラメータ
がＲＡ　Ｍ　（４）に退避される。

以上実施例に基づきながら、この発明のマイクロプロセ
ッサを用いた制御装置について詳細に説明してきたが、
この発明は上記の実施例に限定されるものではない。上
記実施例では、ＲＡ　Ｍ　（３）からＲＡ　Ｍ１４）へ
の制御パラメータの退避は、各制御手続きの初めに行わ
れていたが、各制御手続きの実行中または最後に行って
もよく、あるいは退避に要する時間を節約するために複
数回に１回の割合で制御パラメータの退避を行ってもよ
い。その他この発明の要旨を変更しない範囲内において
、種々の設計変更を施すことが可能である。

〈発明の効果〉 以上のように、この発明のマイクロプロセッサを用いた
制御装置によれば、所定時間中にのみアクセス可能な第
２のＲＡＭを設け、この第２のＲＡＭに制御パラメータ
を退避させることによって、マイクロプロセッサのプロ
グラムカウンタが誤動作し何らかの異常が発生した場合
でも制御パラメータが喪失ないし変形するのを防止する
ことができる。したがって、制御の継続性を確実に維持
することができ、装置の信頼性を向上することができる
。

【図面の簡単な説明】 第１図はこの発明の一実施例としての、マイクロプロセ
ッサを用いた繰返し演算装置の概略構成図、 第２図はＣＰＵにおいて実行される初期化手続きと制御
手続きの概要を示すフローチャート、第３図は同タイム
チャートである。 （１）・・・データ転送手段を含むＣＰＵ。

Claims (1)

1. 【特許請求の範囲】 １、一定周期ごとに実行される制御プログラムを有し、
   一周期の実行時間が基準時間より遅れた場合にはマイク
   ロプロセッサ内部状態の初期化手続きに移行するマイク
   ロプロセッサを用いた制御装置において、 常時アクセス可能な第１のＲＡＭと、制御手続き中の所
   定時間ｔ１、および初期化手続きに入ってから制御手続
   きに入るまでの間の所定時間ｔ２にのみアクセス可能な
   第２のＲＡＭと、上記時間ｔ１中に第１のＲＡＭから制
   御パラメータを読出して第２のＲＡＭに書込み、上記時
   間ｔ２中に第２のＲＡＭから制御パラメータを読出して
   第１のＲＡＭに書き込むデータ転送手段を有することを
   特徴とする、マイクロプロセッサを用いた制御装置。