JPH01207830A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （、産業上の利用分野） 本発明はマイクロプロセッサ内蔵装置のインターフェー
スとして広く用いられている割込み制御回路に関し、特
に割込み要求に応じて開始番地を設定する制御回路に関
する。

（従来の技術） 従来技術による割込み制御回路のブロック図を第４図に
示す。第４図において、７は割込みアドレス出力制御回
路、９は中央処理装置、１１は割込み入力保持回路、１
３は一着判定回路、１４は割込み要求信号発生回路であ
る。

割込み制御回路に複数の割込み要求信号を入力した場合
には、割込み入力保持（ロ）路１１により割込み要求信
号に相当する割込み入力保持割込み信号を信号線１２上
に出力する。そこで、−着判定回路１３によりどの割込
み信号が最も早く入力されたかを判断して、最も早かっ
た割込み要求信号に相当する割込みアドレス信号を信号
線３上に出力する。

割込み要求回路１４から信号線４上に割込み要求信号を
出力し、中央処理装置９に割込み要求があったことを知
らせる。信号線４上に割込み要求信号を出力すると同時
に、割込みアドレス出力制御回路７より信号線８に対し
てデータを出力するため、割込み処理を行うアドレスを
示す割込みアドレス信号を信号線３上に出力する。これ
によって、割込み要求入力のあった信号線１−ｉ（ｉ＝
ｌ〜７）と、その割込みとを中央処理装置９へ知らせる
ことができる。

中央処理装置９は割込み要求信号を信号線４から入力し
た場合、現在処理しているプログラムが終了した後に割
込み処理を開始する。ソフトウェア的な割込み処理が終
了し、且つ、割込み処理の行われた割込み要求入力信号
線１−１（ｉ−１〜７）上の割込み要求がソフトウェア
等により解除された場合には、信号線１０上のマシンサ
イクル信号により割込み入力保持回路１１がクリアされ
、この動作によりハードウェア的な割込み処理も終了す
る。

次に、各ブロックの動作を説明する。

第５図は第４図の割込み入力保持回路１１の基本構成と
、その動作とを示す説明図である。

まず、信号線１−Ｉ（ｔ＝１〜７）上に割込み要求入力
信号が入力されると、信号線１２上の保持割込み信号が
１Ｈ″レベルにセットされ、割込み要求のあったことが
一着判定回路１３へ出力される。割込み要求入力信号が
即刻、解除されるような信号であっても、信号線１２上
の保持割込み信号は信号′＃ＪＡ１０上のマシンサイク
ル信号が立上るまでセットされているので、中央処理装
置９の側で確実に割込み処理が実行されるようになって
いる。割込み要求入力信号が割込み処理の終了までセッ
トされている場合にも、信号線１０上のマシンサイクル
信号により保持割込み信号が解除されることは、確実に
割込み処理が実行される。割込み入力保持回路１１は、
割込み要求入力信号の入力端子数と同じ数だけ必要とな
る。

第６図は、第４図の一着判定回路１３の基本構成と、そ
の動作を示す説明図である。第６図において、１５はエ
ンコーダ、１８はラッチである。まず信号線１２−ｉ（
ｉ＝ｔ〜ｎ）から保持割込み信号が入力された場合、−
着判定用のエンコーダ１５により入力された保持割込み
（Ｔｈ号に該当してエンコーダ出力信号が信号線７−〇
〜１７−ｍに出力される。エンコーダ１５の出力信号は
一着判定用のラッチ１８に入力される。このとき、信号
線１６から一着判定用のラッチ１８にはイネーブル信号
が出力されていないので、信号線３−θ〜３−ｍ上の割
込みアドレス信号はエンターダの出力信号と同じ値とな
る。

保持割込み信号の入力によりイネーブル信号が信号線１
６上に出力されると、この時点で、エンコーダ出力信号
が割込みアドレス信号として信号線３−０〜３−ｍ上に
出力される。次に、新しい保持割込み信号が入力された
場合、エンコーダ出力信号が変化しても信号線１６上の
イネーブル信号は出力されたままである。従って、信号
線３−０〜３−ｍ上の割込みアドレス信号は変化せず、
前のエンコーダ出力信号の出力が保持され続けている。

保持割込み信号が解除された場合、信号＃１６上のイネ
ーブル信号は解除される。このとき、−着判定用のラッ
チ１８からラッチの解除されたエンコーダ出力信号が割
込みアドレス信号として信号線３上に出力され、割込み
アドレスは割込みが解除されたときの値になる。

第７図は、第４図の割込み要求信号発生回路１４の基本
構成、およびその動作を示す説明図である。第７図にお
いて、１９は論理和回路である。

まず、割込みアドレス信号がすべて“Ｌ″状態、割込み
要求が存在しない場合には、信号線４上の割込み要求信
号は１Ｌ″状態となり、中央処理装置９へ割込み処理の
要求が送出されない。割込みアドレス信号が何らかの割
込みアドレスを出力している場合、信号線４上の割込み
要求信号は″Ｈ″状態となり、中央処理装置９へ割込み
要求が送出される。再び、信号線３−〇〜３−ｍ上の割
込みアドレス信号がすべてＬ”状態となり、割込み要求
が解除された場合、信号Ｍ４上の割込み要求信号は＠Ｌ
″状態に戻り、中央処理装置９への割込み処理の要求が
解除される。

第６図は、第２図の割込みアドレス出力制御回路７の基
本構成、およびその動作を示す説明図である。

まず、信号線４上の割込み要求信号が”Ｌ”状態で、割
込み処理の要求が出力されていない場合には、割込みア
ドレス出力制御回路７から信号線８上に出力されるデー
タ信号はオープンコレクタ状態となる。このため、デー
タ信号は割込みアドレス出力制御回路７に関係なく、他
の装置からのデータの入出力が行える。割込み要求信号
が“Ｈ＃状態となり、割込み処理の太求が出力されてい
る場合には、割込みアドレス出力制御回路７は割込みア
ドレス信号の値をデータ信号線８上に出力し、割込み処
理を実行するアドレスを中央処理装置９へ与える。

（発明が解決しようとする課題） 従来の割込み制御回路は、割込み要求入力信号が入力さ
れてから中央処理装置へ割込み要求信号が出力されるま
で、割込み入力保持回路、−着判定回路、割込み要求回
路の順に、上記回路は順次、動作するため、いずれかひ
とつが故障した場合には割込み処理が実行できなくなる
ので、故障率が著しく増大し、故障率を低下させるため
には回路規模を太き（しなければならないと云う欠点が
ある。

本発明の目的は、割込み入力保持回路、−着判定回路、
ならびに割込み要求回路を割込み制御用のＲＯＭ、およ
び割込み信号保持用の７リツプフロツプに置換すること
により上記欠点を除去し、故障率の低下することがなく
、回路規模も大きくならないように構成した割込み制御
回路を提供することにある。・ （課題を解決するための手段） 本発明による割込み制御回路は割込み制御用ＲＯＭと、
中央処理装置と、割込みアドレス出力制御回路と、割込
み信号保持用フリップフロップとを具備して構成したも
のである。

割込み制御用ＲＯＭは複数の入力割込み要求信号に応じ
て動作し、割込みアドレス信号、割込み要求信号、なら
びに割込み信号保持用クロック信号を出力するためのも
のである。

中央処理装置は割込み要求信号、および割込み信号保持
用クロック信号を入力して割込みを実行するとともに処
理を実行するためのものである。

割込みアドレス出力制御回路は、割込み要求信号ζこよ
り割込みアドレス信号を中央処理装置のデータ信号線に
出力するためのものである。

割込み信号保持用フリップフロップは、割込み信号保持
用クロック信号により割込みアドレス信号を保持して生
成した保持割込みアドレス信号を割込み制御用ＲＯＭに
出力し、割込みアドレス信号を保持させて中央処理装置
より出力されるマシンサイクル信号により保持割込みア
ドレス信号をクリアするためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による割込み制御回路の一実施例を示
すブロック図である。第１図において、２はＲＯＭ、５
はフリップフロップ、７は割込みアドレス出力制御回路
、９は中央処理装置である。

本発明における割込み制御回路は、複数個の割込み要求
信号が入力されたときに割込み制御用のＲＯＭ２から信
号＆３上へ割込みアドレス信号を送出し、同時に、信号
線４上の割込み要求信号および信号線２０上の割込み信
号保持用のクロック信号を作成して、中央処理装置９へ
割込み処理を要求する。割込みアドレス出力制両回路７
により信号線３上の割込みアドレス信号をデータ信号線
８へ出力して、割込み処理を実行するためアドレスを中
央処理装置９へ与える。信号線３上の割込みアドレス信
号は信号線２０上の割込み信号保持用のクロック信号の
立上りにより割込み信号保持用のフリップフロップ５へ
保持され、保持された保持割込みアドレス信号は信号線
６により割込み制御用のＲＯＭ２へ入力される。

このように構成することにより、信号線１−１〜１−７
上の割込み要求信号が割込み処理の前に解除された場合
でも、割込み処理を実行できる。

第２図は、割込み制御用のＲ，０Ｍ２、および割込み信
号保持用のフリップフロップ５の詳細を示すブロック図
である。第３図は、第２図のＲＯＭ２およびフリップフ
ロップ５の動作を示すタイムチャートである。

信号線１−１〜１−７上の割込み要求入力信号がどこか
らも割込み要求がない場合、信号線３上の割込みアドレ
ス信号、信号線４上の割込み要求信号、および信号線２
０上の割込み保持用のクロック信号は割込み処理の際に
出力されず、割込み処理が実行されない。割込み要求入
力信号線１−１〜１−７より割込み要求が到来した場合
、割込み要求入力信号に相当する割込みアドレス信号が
信号線３上に出力される。同時に、割込み要求信号が信
号線４上に出力され、中央処理装置９へ割込み処理信号
が出力される。

割込み信号保持用のフリップフロップ５は、割込みアド
レス信号の値を割込み信号保持用クロックの立上りで保
持割込みアドレス信号として信号線６上に出力し、これ
を割込み制御用のＲＯＭ２へ送出する。割込み処理が実
行される前に信号線１−１〜１−７上の割込み要求入力
信号が解除された場合には、割込み制御用のＲＯＭ２は
保持割込みアドレス信号と同じ値を割込みアドレス信号
として信号線３上に出力し、割込みアドレス信号の値を
保持し続ける。この値は、信号線６上のマシンサイクル
信号が入力される才で保持し続けられる。

割込み処理が終了するまで割込み要求入力信号がセット
されている場合には、信号線１０上のマシンサイクル信
号により信号線６上の保持割込みアドレス信号がクリア
されても、割込み要求入力信号が入力されているので、
再度、割込み信号保持用のクロック信号が出力され、割
込みアドレス信号、および割込み要求信号は保持された
ままの形で出力される。

第３図においては、割込み要求入力信号線１−１〜１−
７が用意され、データ信号線８が８ピツトの割込み制御
回路の実施例を示している。

割込み制御回路では、割込み要求入力信号線１−１〜１
−７が７本あるので、割込みアドレス信号線３および保
持割込みアドレス信号線６上の各信号は３ビツトとなる
。データ信号線８は８ビツトであるので、割込みアドレ
ス出力制御回路７の出力の下位３ビツトは割込みアドレ
ス信号を信号線３上に出力し、他の５ビツトは”Ｈレベ
ル”、または＠Ｌ＃レベルに固定され、＝１２− データ信号線８へ出力される。

割込み要求入力信号線１−１から割込み要求が入力され
た場合には、割込み制御用のＲＯＭ２から信号線３上へ
、信号線１−１上の割込み要求入力信号に相当する割込
みアドレス信号を出力する。同時に、信号線４上に割込
み要求信号が出力されるとともに、信号線２０上に割込
み信号保持用クロック信号が出力され、割込み要求信号
により中央処理装置９へ割込み処理が要求される。割込
み信号保持用クロック信号に、より割込み信号保持用の
フリップフロップ５で保持割込みアドレス信号を作成す
る。次に、これを信号線６上に送出し、信号線３上の割
込みアドレス信号および信号線４上の割込み要求信号を
保持する。

（発明の効果） 以上の説明から明らかなように、割込み入力保持回路、
−着判定回路、ならびに割込み要求回路を割込み制御用
のＲＯＭ、および割込み信号保持用のフリップフロップ
に置換することにより、構成の簡略化が可能となり、故
障率の軽減、および回路設計時における回路構成の簡略
化を図ることができると云う効果がある。

【図面の簡単な説明】

第１図は、本発明による割込み制御回路の一実施例を示
すブロック図である。 第２図は、第１図に示す割込み制御用のＲＯＭ１および
割込み保持用のフリップフロップの詳細を示すブロック
図である。 第３図は、第２図に示す各部の動作信号波形を示すタイ
ムチャートである。 第４図は、従来技術による割込み制御回路の一例を示す
ブロック図である。 第５図は、第４図の割込み入力保持回路の基本構成、お
よびその動作を示す説明図である。 第６図は、第４図の一着判定回路の基本構成、およびそ
の動作を示す説明図である。 第７図は、第４図の割込み要求信号発生回路の基本構成
、およびその動作を示す説明図である。 第８図は、第４図の割込みアドレス出力制御回路の基本
構成、およびその動作を示す説明図である。 ２・・・ＲＯＭ ７・・・割込みアドレス制御回路 ９・・・中央処理装置 １１・・・割込み入力保持回路 １３・・・−着判定回路 １４・・・割込み要求信号発生回路 １５・・・エンコータ１８・・・ラッチ１９・・・論理
和回路 １．３，４，６，８，１０，１２，１６゜１７．２０．
１−１〜１−７．１−１〜１−ｎ。 ３−０〜３−ｍ、８−０〜８−ｍ、１２−１〜１２−ｎ
、１７−０〜１７−ｍ・・・信号線特許出願人　　日本
電気株式会社 代理人　弁理士　井　ノ　ロ　　　　壽（ｂ）

Claims (1)

【特許請求の範囲】
1. 複数の入力割込み要求信号に応じて動作し、割込みアド
   レス信号、割込み要求信号、ならびに割込み信号保持用
   クロック信号を出力するための割込み制御用ＲＯＭと、
   前記割込み要求信号および前記割込み信号保持用クロッ
   ク信号を入力して割込みを実行するとともに各種処理を
   実行するための中央処理装置と、前記割込み要求信号に
   より前記割込みアドレス信号を前記中央処理装置のデー
   タ信号線に出力するための割込みアドレス出力制御回路
   と、前記割込み信号保持用クロック信号により前記割込
   みアドレス信号を保持して生成した保持割込みアドレス
   信号を前記割込み制御用ＲＯＭに出力し、前記割込みア
   ドレス信号を保持させて前記中央処理装置より出力され
   るマシンサイクル信号により前前保持割込みアドレス信
   号をクリアするための割込み信号保持用フリップフロッ
   プとを具備して構成したことを特徴とする割込み制御回
   路。