JPH01198822A - 出力装置 - Google Patents
出力装置Info
- Publication number
- JPH01198822A JPH01198822A JP63024278A JP2427888A JPH01198822A JP H01198822 A JPH01198822 A JP H01198822A JP 63024278 A JP63024278 A JP 63024278A JP 2427888 A JP2427888 A JP 2427888A JP H01198822 A JPH01198822 A JP H01198822A
- Authority
- JP
- Japan
- Prior art keywords
- output
- channel transistor
- cmos inverter
- input
- stage cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ８集積回路に使用可能な出力装置に関する
ものである。
ものである。
従来の技術
以下、上記従来の出力装置の一例を図面に基づいて説明
する。
する。
第３図は従来の出力装置の回路図であり、出力装置はＣ
ＭＯＳインバータ１．２を直列に接続し、１段目のＣＭ
ＯＳインバータｌの入力端子と出力装置の入力端子３と
の間に入力電流を制限する入力抵抗４を接続して構成さ
れている。また、５は出力端子、６は電溌端子、７．８
は１段目のＣＭＯＳインバータ１を構成するＰチャネル
トランジスタおよびＮチャネルトランジスタ、９．１０
は２段目のＣＭＯＳインバータ２を構成するＰチャネル
トランジスタおよびＮチャネルトランジスタである。
ＭＯＳインバータ１．２を直列に接続し、１段目のＣＭ
ＯＳインバータｌの入力端子と出力装置の入力端子３と
の間に入力電流を制限する入力抵抗４を接続して構成さ
れている。また、５は出力端子、６は電溌端子、７．８
は１段目のＣＭＯＳインバータ１を構成するＰチャネル
トランジスタおよびＮチャネルトランジスタ、９．１０
は２段目のＣＭＯＳインバータ２を構成するＰチャネル
トランジスタおよびＮチャネルトランジスタである。
第４図（ａ）に第３図の出力装置の入出力特性図を示す
。入力端子３に印加される入力電圧ＶＩＮが電源電圧Ｖ
ＤＤの約１７２の電圧以上になると出力端子５から出力
される出力電圧ＶＯＵＴはＯＶからｉｌＥｇ電圧ｖＤＤ
に変化して保持される。
。入力端子３に印加される入力電圧ＶＩＮが電源電圧Ｖ
ＤＤの約１７２の電圧以上になると出力端子５から出力
される出力電圧ＶＯＵＴはＯＶからｉｌＥｇ電圧ｖＤＤ
に変化して保持される。
発明が解決しようとする課題
しかし、上記のような従来の構成では、高集積化Ｃごと
もない多数の周波数の異なる信号を扱うこと−とよって
発生する信号どうしのノイズが第４図（ｆｉ）に示すよ
うに入力信号に重畳すると、第４図（ｃ）に示すように
ノイズにより変調をうけ誤動作を起こすことがあった。
もない多数の周波数の異なる信号を扱うこと−とよって
発生する信号どうしのノイズが第４図（ｆｉ）に示すよ
うに入力信号に重畳すると、第４図（ｃ）に示すように
ノイズにより変調をうけ誤動作を起こすことがあった。
また、第４図（Ｃ）に示すよう＃こ出力信号がＯｖから
電源電圧ＶＤＤまで振れるため出力振幅値がＶＤＤと太
き（、ＭＯ８集積回路間のディジタル信号による不要輻
射を起こしやすいという問題点を有していた。
電源電圧ＶＤＤまで振れるため出力振幅値がＶＤＤと太
き（、ＭＯ８集積回路間のディジタル信号による不要輻
射を起こしやすいという問題点を有していた。
本発明は上記問題を解決するものであり、耐ノイズ特性
を向上させ、かつ出力振幅値を小さくして、不要輻射対
策を図った出力装置を提供することを目的きするもので
ある。
を向上させ、かつ出力振幅値を小さくして、不要輻射対
策を図った出力装置を提供することを目的きするもので
ある。
課題を解決するための手段
上記問題を解決するために本発明の出力装置は、ＣＭＯ
Ｓインバータを２段に縦続接続し、２段目のＣＭＯＳイ
ンバータの出力端子より、１段目のＣＭＯＳインバータ
の入力端子に、抵抗を介して正帰還をかけて構成すると
ともに、前記２段目のＣＭＯＳインバータのＰチャネル
トランジスタのソースと電源間に、ゲートとドレインを
共通接続したＰチャネルトランジスタを少なくとも１偏
置列に接続し、前記２段目のＣＭＯＳインバータのＮチ
ャネルトランジスタのソースと接地間に、ゲートとドレ
インを共通接続したＮチャネルトランジスタを少なくと
も１偏置列に接−続して構成したものである。
Ｓインバータを２段に縦続接続し、２段目のＣＭＯＳイ
ンバータの出力端子より、１段目のＣＭＯＳインバータ
の入力端子に、抵抗を介して正帰還をかけて構成すると
ともに、前記２段目のＣＭＯＳインバータのＰチャネル
トランジスタのソースと電源間に、ゲートとドレインを
共通接続したＰチャネルトランジスタを少なくとも１偏
置列に接続し、前記２段目のＣＭＯＳインバータのＮチ
ャネルトランジスタのソースと接地間に、ゲートとドレ
インを共通接続したＮチャネルトランジスタを少なくと
も１偏置列に接−続して構成したものである。
作用
上記構成によれば、２段目のＣＭＯＳインバータの出力
端子より１段目のＣＭＯＳインバータの入力端子に抵抗
を介して正帰還をかけることによって、ヒステリシス特
性をもち、ヒステリシス幅内に入る入力信号ノイズは無
視される。まｔこ、２段目のＣＭＯＳインバータのＰチ
ャネルトランジスタのソースと電源間に、ゲートとドレ
インを接続したＰチャネルトランジスタをｎ個（ｎは正
の整数）＠列に接続し、２段目のＣＭＯＳインバータの
Ｎチャネルトランジスタのソースと接地間に、ゲートと
ドレインを接続したＮチャネルトランジスタをｍ個（ｍ
は正の整数）直列に接続することによって、ＶＴＰをＰ
チャネルトランジスタのしきい値電圧、ＶＴ、 ８ Ｎ
チャネルトランジスタのしきい値電圧とすると、出力信
号ノ″Ｈ＃レヘルは（ＶＤＤ −ｎＶＴｐ ）、１Ｌ・
レベルはｍＶＴＨとなり、出力振幅値は（ＶＤＤ−ｎＶ
Ｔｐ −ｍＶ７Ｈ）となって出力信号は低振幅化される
。
端子より１段目のＣＭＯＳインバータの入力端子に抵抗
を介して正帰還をかけることによって、ヒステリシス特
性をもち、ヒステリシス幅内に入る入力信号ノイズは無
視される。まｔこ、２段目のＣＭＯＳインバータのＰチ
ャネルトランジスタのソースと電源間に、ゲートとドレ
インを接続したＰチャネルトランジスタをｎ個（ｎは正
の整数）＠列に接続し、２段目のＣＭＯＳインバータの
Ｎチャネルトランジスタのソースと接地間に、ゲートと
ドレインを接続したＮチャネルトランジスタをｍ個（ｍ
は正の整数）直列に接続することによって、ＶＴＰをＰ
チャネルトランジスタのしきい値電圧、ＶＴ、 ８ Ｎ
チャネルトランジスタのしきい値電圧とすると、出力信
号ノ″Ｈ＃レヘルは（ＶＤＤ −ｎＶＴｐ ）、１Ｌ・
レベルはｍＶＴＨとなり、出力振幅値は（ＶＤＤ−ｎＶ
Ｔｐ −ｍＶ７Ｈ）となって出力信号は低振幅化される
。
実施例
以下、本発明の一実施例を図面に基づいて説明する。な
お、第３図の従来例と同一の構成には同一の符号を付し
て説明を省略する。
お、第３図の従来例と同一の構成には同一の符号を付し
て説明を省略する。
第１図は本発明の出力装置の回路図である。第１図にお
いて、１１は帰還抵抗であり、２段目のＣＭＯＳインバ
ータ２の出力端子より１段目のＣＭＯＳインバータ１の
入力端子に正帰還をかけている。
いて、１１は帰還抵抗であり、２段目のＣＭＯＳインバ
ータ２の出力端子より１段目のＣＭＯＳインバータ１の
入力端子に正帰還をかけている。
また、２段目のＣＭＯＳインバータ２のＰチャネルトラ
ンジスタ９のソースと電源端子６０間に、ゲートとドレ
インを接続したＰチャネルトランジスタ１２が直列に接
続され、２段目のＣＭＯＳインバータ２のＮチャネルト
ランジスタ１０のソースと接地間に、ゲートとドレイン
を接続したＮチャネルトランジスタ１３が直列に接続さ
れている。
ンジスタ９のソースと電源端子６０間に、ゲートとドレ
インを接続したＰチャネルトランジスタ１２が直列に接
続され、２段目のＣＭＯＳインバータ２のＮチャネルト
ランジスタ１０のソースと接地間に、ゲートとドレイン
を接続したＮチャネルトランジスタ１３が直列に接続さ
れている。
第２図（ａ）に上記構成の出力装置の入出力特性を示す
。出力信号の％ＨルベルはＰチャネルトランジスタ１２
のしきい値電圧ＶＴＰで決まり、（ＶＤＤ −ＶＴＰ）
となり、出力信号の″ＬルベルはＮチャネルトラン
ジスタ１３のしきい値電圧ＶＴＲで決まりＶＴＮとなり
、出力振幅値は（ＶＤＤ−ＶＴＰ−ＶＴＮ ）となって
、第３図の従来例より出力振幅値を（ＶＴＰ＋ｖＴＮ
＞分だけ低振幅化できる。また、帰還抵抗１１によって
正帰還がかけられることによって、入力信号が徐々に立
ち上がるときは１段目のＣＭＯＳインバータ１の高レベ
ル入力電圧ＶＩＨを通過するまで出力信号は１Ｌルベル
出力に押さえられ、入力信号が徐々に小さくなるときは
１段目のＣＭＯＳインバータ１の低レベル入力電圧ｖｉ
ｔを通過するまで出力信号は１Ｈルベル出力に保持され
る。すなわち、ヒステリシス幅△Ｖ （△Ｖ −ＶＩＨ
−ＶＩＬ ） をもつヒステリシス特性を有している
。したがって、第２図（ｆｉ）に示すようなノイズが重
畳された信号ａが入力したとしてもヒステリシス幅△Ｖ
があるため、第２図（ｃ）に示すように、Ａ点において
出力信号すは１Ｌ′から％ ｌ（１１ヘシフトされて維
持され、８点まで下がらなり限り出力信号すは変化しな
いためヒステリシス幅△Ｖ内の入力信号ノイズは無視さ
れ。
。出力信号の％ＨルベルはＰチャネルトランジスタ１２
のしきい値電圧ＶＴＰで決まり、（ＶＤＤ −ＶＴＰ）
となり、出力信号の″ＬルベルはＮチャネルトラン
ジスタ１３のしきい値電圧ＶＴＲで決まりＶＴＮとなり
、出力振幅値は（ＶＤＤ−ＶＴＰ−ＶＴＮ ）となって
、第３図の従来例より出力振幅値を（ＶＴＰ＋ｖＴＮ
＞分だけ低振幅化できる。また、帰還抵抗１１によって
正帰還がかけられることによって、入力信号が徐々に立
ち上がるときは１段目のＣＭＯＳインバータ１の高レベ
ル入力電圧ＶＩＨを通過するまで出力信号は１Ｌルベル
出力に押さえられ、入力信号が徐々に小さくなるときは
１段目のＣＭＯＳインバータ１の低レベル入力電圧ｖｉ
ｔを通過するまで出力信号は１Ｈルベル出力に保持され
る。すなわち、ヒステリシス幅△Ｖ （△Ｖ −ＶＩＨ
−ＶＩＬ ） をもつヒステリシス特性を有している
。したがって、第２図（ｆｉ）に示すようなノイズが重
畳された信号ａが入力したとしてもヒステリシス幅△Ｖ
があるため、第２図（ｃ）に示すように、Ａ点において
出力信号すは１Ｌ′から％ ｌ（１１ヘシフトされて維
持され、８点まで下がらなり限り出力信号すは変化しな
いためヒステリシス幅△Ｖ内の入力信号ノイズは無視さ
れ。
誤動作を起こすことはない。
このように、出力振幅値を低振幅化でンることによって
不要輻射を改善することができ、さらに。
不要輻射を改善することができ、さらに。
ヒステリシス特性をもつことによって耐ノイズ特性を向
上させることができ、誤動作を防止することができる。
上させることができ、誤動作を防止することができる。
なお１本実施例では２段目のＣＭＯＳインバータ２にＰ
チャネルトランジスタ１２およびＮチャネルトランジス
タ１３をそれぞれ１測置列に接続しているが、それぞれ
ｎ個％ｍ個（ｎ＊ｍは正の整数）接続することによって
出力信号の１Ｈ＃レベルを（ＶＤＤ −ｎＶＴｕ ）
、％ＬルベルをｍＴＴＨとすることができ、出力振幅値
をさらに低振幅化することができる。また帰還抵抗１１
はトランジスタのオン抵抗を利用してもよい。
チャネルトランジスタ１２およびＮチャネルトランジス
タ１３をそれぞれ１測置列に接続しているが、それぞれ
ｎ個％ｍ個（ｎ＊ｍは正の整数）接続することによって
出力信号の１Ｈ＃レベルを（ＶＤＤ −ｎＶＴｕ ）
、％ＬルベルをｍＴＴＨとすることができ、出力振幅値
をさらに低振幅化することができる。また帰還抵抗１１
はトランジスタのオン抵抗を利用してもよい。
発明の効果
以上のように本発明によれば、２段目のＣＭＯＳインバ
ータの出力端子より１段目のＣＭＯＳインバータの入力
端子に抵抗を介して正帰還を°かけることによって、ヒ
ステリシス特性をもち、耐ノイズ性を改善することがで
き、誤動作を防止するコトができる。また、２段目のＣ
ＭＯＳインバータにおいて、ゲートとドレインを接続し
たＰチャネルトランジスタおよびＮチャネルトランジス
タを直列に接続することによって、出力振幅値を低振幅
化することができ、不要輻射を改善することができる。
ータの出力端子より１段目のＣＭＯＳインバータの入力
端子に抵抗を介して正帰還を°かけることによって、ヒ
ステリシス特性をもち、耐ノイズ性を改善することがで
き、誤動作を防止するコトができる。また、２段目のＣ
ＭＯＳインバータにおいて、ゲートとドレインを接続し
たＰチャネルトランジスタおよびＮチャネルトランジス
タを直列に接続することによって、出力振幅値を低振幅
化することができ、不要輻射を改善することができる。
第１図は本発明の一実施例を示す出力装置の回路図、第
２図（ａ）は第１図の出力装置の入出力特性図、第２図
（ｂ）および第２図（ｃ）は第２図（ａ）の入出力特性
による入力および出力の波形図、第３図は従来の出力装
置の回路図、第４図（ａ）は第３図の出力装置の入出力
特性図、第４図（ｂ）および第４図（ｃ）は第４図（ａ
）の入出力特性による入力および出力の波形図である。 ｌ・・・１段目のＣＭＯＳインバータ、２・・・２段目
のＣＭＯＳインバータ、９・・・２段目のＣＭＯＳイン
バータ、９・・・２段目のＣＭＯＳインバータのＰチャ
ネルトランジスタ、ｌＯ・・・２段目のＣＭＯＳインバ
ータのＮチャネルトランジスタ、１１・・・帰還抵抗、
１２・・・ゲートとドレインを接続したＰチャネルトラ
ンジスタ、１３・・・ゲートとドレインを接続したＮチ
ャネルトランジスタ。
２図（ａ）は第１図の出力装置の入出力特性図、第２図
（ｂ）および第２図（ｃ）は第２図（ａ）の入出力特性
による入力および出力の波形図、第３図は従来の出力装
置の回路図、第４図（ａ）は第３図の出力装置の入出力
特性図、第４図（ｂ）および第４図（ｃ）は第４図（ａ
）の入出力特性による入力および出力の波形図である。 ｌ・・・１段目のＣＭＯＳインバータ、２・・・２段目
のＣＭＯＳインバータ、９・・・２段目のＣＭＯＳイン
バータ、９・・・２段目のＣＭＯＳインバータのＰチャ
ネルトランジスタ、ｌＯ・・・２段目のＣＭＯＳインバ
ータのＮチャネルトランジスタ、１１・・・帰還抵抗、
１２・・・ゲートとドレインを接続したＰチャネルトラ
ンジスタ、１３・・・ゲートとドレインを接続したＮチ
ャネルトランジスタ。
Claims (1)
- １、ＣＭＯＳインバータを２段に縦続接続し、２段目の
ＣＭＯＳインバータの出力端子より１段目のＣＭＯＳイ
ンバータの入力端子に、抵抗を介して正帰還をかけて構
成するとともに、前記２段目のＣＭＯＳインバータのＰ
チャネルトランジスタのソースと電源間に、ゲートとド
レインを共通接続したＰチャネルトランジスタを少なく
とも１個直列に接続し、前記２段目のＣＭＯＳインバー
タのＮチャネルトランジスタのソースと接地間に、ゲー
トとドレインを共通接続したＮチャンネルトランジスタ
を少なくとも１個直列に接続した出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024278A JPH01198822A (ja) | 1988-02-03 | 1988-02-03 | 出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024278A JPH01198822A (ja) | 1988-02-03 | 1988-02-03 | 出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198822A true JPH01198822A (ja) | 1989-08-10 |
Family
ID=12133728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024278A Pending JPH01198822A (ja) | 1988-02-03 | 1988-02-03 | 出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01198822A (ja) |
-
1988
- 1988-02-03 JP JP63024278A patent/JPH01198822A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63176012A (ja) | Ｍｉｓトランジスタ回路 | |
| JPH04313907A (ja) | 信号処理装置 | |
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| US4656429A (en) | Voltage comparison circuit with ripple component elimination | |
| JPH04284021A (ja) | 出力回路 | |
| JP2739800B2 (ja) | 半導体集積回路 | |
| JPH01198822A (ja) | 出力装置 | |
| JPS6213120A (ja) | 半導体装置 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JP2758735B2 (ja) | 論理回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JPH04154207A (ja) | シュミットトリガー回路 | |
| JP2531834B2 (ja) | 低インピ―ダンス出力回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JP4100877B2 (ja) | Ｄ／ａ変換回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH05283992A (ja) | 遅延回路 | |
| JPS63275223A (ja) | 出力バツフア−回路 | |
| JPH04113714A (ja) | 半導体集積装置 | |
| JPH0347012B2 (ja) | ||
| JPS6390916A (ja) | アナログスイツチ | |
| JPH037424A (ja) | トライステート回路 | |
| JPH09284001A (ja) | パルス出力回路 | |
| JPH0269006A (ja) | 差動増幅器 | |
| JPS6364157B2 (ja) |