JPH01193911A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01193911A JPH01193911A JP63017052A JP1705288A JPH01193911A JP H01193911 A JPH01193911 A JP H01193911A JP 63017052 A JP63017052 A JP 63017052A JP 1705288 A JP1705288 A JP 1705288A JP H01193911 A JPH01193911 A JP H01193911A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- machine cycle
- time
- circuit
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 7
- 230000037431 insertion Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 abstract 1
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 101100321720 Arabidopsis thaliana PP2AA1 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、特にマシンサイクルタ
イムを可変にすることのできる装置に関する。
イムを可変にすることのできる装置に関する。
従来のデータ処理装置では、マシンサイクルタイムはそ
のサイクル内で実行すべき処理に応じて固定値であり、
想定されるあらゆる動作環境において一定の値となるよ
う設定されていた。なおマシンサイクルが一定でなく接
続される記憶装置の速さに応じて異なるサイクルタイム
が選択できるような手法は、たとえば特公昭60−37
921号公報に開示されている。
のサイクル内で実行すべき処理に応じて固定値であり、
想定されるあらゆる動作環境において一定の値となるよ
う設定されていた。なおマシンサイクルが一定でなく接
続される記憶装置の速さに応じて異なるサイクルタイム
が選択できるような手法は、たとえば特公昭60−37
921号公報に開示されている。
一般にデータ処理装置においては、1つのマシンサイク
ルは複数のタイミングステージより構成される。1マシ
ンサイクルの間には例えば1つの算術演算の実行、記憶
装置に対するデータの読出し書込み等の処理を行う。こ
の為1回の算術演算の実行に要する時間あるいは記憶装
置からのデータの読出し、書込みに要する時間に合わせ
て1マシンサイクルタイムが定められる。このマシンサ
イクルタイムは1回の演算に必要な演算回路の論理段数
と、1論理段数あたりの回路素子の遅延時間の積により
定められる。一方この演算回路を構成する素子には種々
の回路形式を持つ素子が提供されているが、これらの素
子に供給される電源電圧により素子の遅延時間が大幅に
異なることかある。特に最近著しい進歩をとげているC
MO8回路においては入力電圧と回路の遅延時間の間に
は強い相関が見られ、入力電圧が規格値より低下すると
遅延時間が急激に遅くなるという特徴がある。
ルは複数のタイミングステージより構成される。1マシ
ンサイクルの間には例えば1つの算術演算の実行、記憶
装置に対するデータの読出し書込み等の処理を行う。こ
の為1回の算術演算の実行に要する時間あるいは記憶装
置からのデータの読出し、書込みに要する時間に合わせ
て1マシンサイクルタイムが定められる。このマシンサ
イクルタイムは1回の演算に必要な演算回路の論理段数
と、1論理段数あたりの回路素子の遅延時間の積により
定められる。一方この演算回路を構成する素子には種々
の回路形式を持つ素子が提供されているが、これらの素
子に供給される電源電圧により素子の遅延時間が大幅に
異なることかある。特に最近著しい進歩をとげているC
MO8回路においては入力電圧と回路の遅延時間の間に
は強い相関が見られ、入力電圧が規格値より低下すると
遅延時間が急激に遅くなるという特徴がある。
この為CMO8素子を使用する場合許容される入力電圧
の変動幅に応じて遅延時間を定める必要がある。前述の
演算時間についても想定される最悪の条件下にての遅延
時間がマシンサイクルタイムを定めるのに適用される。
の変動幅に応じて遅延時間を定める必要がある。前述の
演算時間についても想定される最悪の条件下にての遅延
時間がマシンサイクルタイムを定めるのに適用される。
この為通常条件下においての遅延時間との間に大きな開
きが生じ、結果的には素子の性能を十分に活かせないこ
とになる。
きが生じ、結果的には素子の性能を十分に活かせないこ
とになる。
本発明の目的は通常電圧下においては使用する素子の性
能を十分活かせるとともに、電圧低下時にも十分動作マ
ージンを確保できるデータ処理装置を提供することにあ
る。
能を十分活かせるとともに、電圧低下時にも十分動作マ
ージンを確保できるデータ処理装置を提供することにあ
る。
上記目的は、電源電圧が一定値以下になったととを検出
して信号を送出し、この信号に応答してマシンサイクル
に一定のダミーステージを挿入し、マシンサイクルタイ
ムを延長することにより達成される。
して信号を送出し、この信号に応答してマシンサイクル
に一定のダミーステージを挿入し、マシンサイクルタイ
ムを延長することにより達成される。
検出回路が入力電圧の低下を検出すると、タイミングス
テージ生成回路に対してダミーステージの挿入を指示す
る。例えば通常時4ステージ/1マシンサイクルで動作
している場合にはダミーステージを挿入することにより
5ステージ/1マシンサイクルとすることができる。こ
れによって電圧低下時にはマシンサイクルタイムが通常
時より1クロツク延長される。従ってマシンサイクルタ
イムの設定時においては、電圧低下にともなう素子の遅
延時間の最悪値を見込む必要がなくなり、マシンサイク
ルタイムの高速化を図ることができる。
テージ生成回路に対してダミーステージの挿入を指示す
る。例えば通常時4ステージ/1マシンサイクルで動作
している場合にはダミーステージを挿入することにより
5ステージ/1マシンサイクルとすることができる。こ
れによって電圧低下時にはマシンサイクルタイムが通常
時より1クロツク延長される。従ってマシンサイクルタ
イムの設定時においては、電圧低下にともなう素子の遅
延時間の最悪値を見込む必要がなくなり、マシンサイク
ルタイムの高速化を図ることができる。
以下、本発明の一実施例について図を用いて説明する。
第1図は本発明の一実施例のブロック図であり、電源ユ
ニット1の出力電圧(+ 5 V)が電圧検出回路2に
供給される。電圧検出回路2は供給された電圧が一定値
以上であるかを調べ、−定値以下になった場合にステー
ジ生成回路3に警告信号を出力する。ステージ生成回路
3は通常時は4相のタイミングステージTo−T3を生
成し、演算回路4に供給する。
ニット1の出力電圧(+ 5 V)が電圧検出回路2に
供給される。電圧検出回路2は供給された電圧が一定値
以上であるかを調べ、−定値以下になった場合にステー
ジ生成回路3に警告信号を出力する。ステージ生成回路
3は通常時は4相のタイミングステージTo−T3を生
成し、演算回路4に供給する。
第2図は第1図の演算回路4の内部を示すブロック図で
ある。REGAo〜RE G A nのレジスタの値は
バスに読み出され入力ラッチ5にセットされる。REG
Bo〜RE G B mのレジスタの値は他のバスに読
み出され入力ラッチ6にセットされる。入力ラッチ5お
よび入力ラッチ6の出方は演算ユニット7に入力され、
演算ユニット7の出力は出力ラッチ8に接続される。出
力ラッチ8にセットされた演算結果はRE G A o
= RE G A nあるいはRE G B o ”
RE G B mのいずれかのレジスタに格納される
。
ある。REGAo〜RE G A nのレジスタの値は
バスに読み出され入力ラッチ5にセットされる。REG
Bo〜RE G B mのレジスタの値は他のバスに読
み出され入力ラッチ6にセットされる。入力ラッチ5お
よび入力ラッチ6の出方は演算ユニット7に入力され、
演算ユニット7の出力は出力ラッチ8に接続される。出
力ラッチ8にセットされた演算結果はRE G A o
= RE G A nあるいはRE G B o ”
RE G B mのいずれかのレジスタに格納される
。
第3図は第1図の動作タイミング図であり、正常時には
TO〜T8の4相のステージにより動作する。ここでT
OステージではREGA、REGBの読み出し、Tl、
T2ステージでは演算の実行、T3ステージでは演算結
果のRE G A 、REGBへの格納を行う。電圧検
出回路2があらかじめ設定された電圧より出力電圧が低
下したことを検出すると、警告信号がステージ生成回路
3に供給されダミーステージTXが生成される。ダミー
ステージTXはT1ステージとT2ステージの間に挿入
され、演算ユニット7は3ステージで動作する。
TO〜T8の4相のステージにより動作する。ここでT
OステージではREGA、REGBの読み出し、Tl、
T2ステージでは演算の実行、T3ステージでは演算結
果のRE G A 、REGBへの格納を行う。電圧検
出回路2があらかじめ設定された電圧より出力電圧が低
下したことを検出すると、警告信号がステージ生成回路
3に供給されダミーステージTXが生成される。ダミー
ステージTXはT1ステージとT2ステージの間に挿入
され、演算ユニット7は3ステージで動作する。
すなわち正常電圧時はTl、T2の2ステージで実行し
ていた演算を電圧低下時にはTl、TX。
ていた演算を電圧低下時にはTl、TX。
T2の3ステージで実行することになる。この為、電圧
低下により回路素子の遅延時間が遅くなり演算時間が長
くなっても十分動作マージンを確保することかできる。
低下により回路素子の遅延時間が遅くなり演算時間が長
くなっても十分動作マージンを確保することかできる。
〔発明の効果〕
入力電圧の低下を検出してダミーステージを挿入し、マ
シンサイクルタイムを延長することかできる為、マシン
サイクルの設定に回路素子の遅延時間の最悪値を考慮す
る必要がなくなり、正常電圧時のマシンサイクルを高速
化することができる。
シンサイクルタイムを延長することかできる為、マシン
サイクルの設定に回路素子の遅延時間の最悪値を考慮す
る必要がなくなり、正常電圧時のマシンサイクルを高速
化することができる。
第1図は本発明の一実施例のブロック図、第2図は第1
図に示す演算回路のブロック図、第3図は第1図に示す
装置の動作タイミング図である。 1・・電源ユニット、2・・・電圧検出回路、3・・ス
テージ生成回路、4・・・演算回路、5〜6・・・入力
ラッチ、7・・・演算ユニット、8・・出力ラッチ、9
〜10〜レジスタ。
図に示す演算回路のブロック図、第3図は第1図に示す
装置の動作タイミング図である。 1・・電源ユニット、2・・・電圧検出回路、3・・ス
テージ生成回路、4・・・演算回路、5〜6・・・入力
ラッチ、7・・・演算ユニット、8・・出力ラッチ、9
〜10〜レジスタ。
Claims (1)
- 1、複数のタイミングステージから成るマシンサイクル
を持つデータ処理装置において、前記データ処理装置は
電源電圧が低下したことを検出して信号を送出する手段
と、前記信号に応答して前記マシンサイクルにダミーの
タイミングステージを挿入して前記マシンサイクルを延
長する手段とを有することを特徴とするデータ処理装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63017052A JPH01193911A (ja) | 1988-01-29 | 1988-01-29 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63017052A JPH01193911A (ja) | 1988-01-29 | 1988-01-29 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01193911A true JPH01193911A (ja) | 1989-08-03 |
Family
ID=11933223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63017052A Pending JPH01193911A (ja) | 1988-01-29 | 1988-01-29 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01193911A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03105423A (ja) * | 1989-09-19 | 1991-05-02 | Pfu Ltd | 情報処理装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61269718A (ja) * | 1985-05-24 | 1986-11-29 | Canon Inc | 電池駆動電子機器 |
-
1988
- 1988-01-29 JP JP63017052A patent/JPH01193911A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61269718A (ja) * | 1985-05-24 | 1986-11-29 | Canon Inc | 電池駆動電子機器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03105423A (ja) * | 1989-09-19 | 1991-05-02 | Pfu Ltd | 情報処理装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0102242B1 (en) | Data processing apparatus | |
EP0165517A2 (en) | Emulator for non-fixed instruction set VLSI devices | |
KR970071800A (ko) | 동기형 반도체 기억 장치 | |
EP0234038A3 (en) | Apparatus for identifying the lru storage unit in a memory | |
JPH01193911A (ja) | データ処理装置 | |
US4398247A (en) | Control device for directing execution of forced operations in a data processing system | |
US4631665A (en) | Microprocessor having a programmable logic array | |
JP4894218B2 (ja) | 半導体集積回路 | |
JPH05100844A (ja) | マイクロ・プロセツサのプログラムウエイト制御回路 | |
KR100452314B1 (ko) | 에러 정정 코드 발생 제어회로 | |
JPS5663652A (en) | Information processing unit | |
JPS55134443A (en) | Data processing unit | |
JPS5556262A (en) | Operation hysteresis retention system | |
JP2637276B2 (ja) | トレーサ | |
JPS5694449A (en) | Trace system in computer | |
JPS59210583A (ja) | メモリの出力制御方式 | |
JPS60113392A (ja) | 半導体メモリ装置 | |
JPS58205235A (ja) | デ−タ源競合防止回路 | |
JPS55103649A (en) | Information processing unit | |
JPS63276915A (ja) | タイミング信号発生回路 | |
JPH02232759A (ja) | 割込み制御回路 | |
JPS54157444A (en) | Memory control system | |
JPS5464939A (en) | Data transfer device | |
JPS5614357A (en) | Diagnostic control unit | |
JPS6349803B2 (ja) |