JPH01193911A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01193911A JPH01193911A JP63017052A JP1705288A JPH01193911A JP H01193911 A JPH01193911 A JP H01193911A JP 63017052 A JP63017052 A JP 63017052A JP 1705288 A JP1705288 A JP 1705288A JP H01193911 A JPH01193911 A JP H01193911A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- machine cycle
- time
- circuit
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 7
- 230000037431 insertion Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 abstract 1
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 101100321720 Arabidopsis thaliana PP2AA1 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、特にマシンサイクルタ
イムを可変にすることのできる装置に関する。
イムを可変にすることのできる装置に関する。
従来のデータ処理装置では、マシンサイクルタイムはそ
のサイクル内で実行すべき処理に応じて固定値であり、
想定されるあらゆる動作環境において一定の値となるよ
う設定されていた。なおマシンサイクルが一定でなく接
続される記憶装置の速さに応じて異なるサイクルタイム
が選択できるような手法は、たとえば特公昭６０−３７
９２１号公報に開示されている。
のサイクル内で実行すべき処理に応じて固定値であり、
想定されるあらゆる動作環境において一定の値となるよ
う設定されていた。なおマシンサイクルが一定でなく接
続される記憶装置の速さに応じて異なるサイクルタイム
が選択できるような手法は、たとえば特公昭６０−３７
９２１号公報に開示されている。
一般にデータ処理装置においては、１つのマシンサイク
ルは複数のタイミングステージより構成される。１マシ
ンサイクルの間には例えば１つの算術演算の実行、記憶
装置に対するデータの読出し書込み等の処理を行う。こ
の為１回の算術演算の実行に要する時間あるいは記憶装
置からのデータの読出し、書込みに要する時間に合わせ
て１マシンサイクルタイムが定められる。このマシンサ
イクルタイムは１回の演算に必要な演算回路の論理段数
と、１論理段数あたりの回路素子の遅延時間の積により
定められる。一方この演算回路を構成する素子には種々
の回路形式を持つ素子が提供されているが、これらの素
子に供給される電源電圧により素子の遅延時間が大幅に
異なることかある。特に最近著しい進歩をとげているＣ
ＭＯ８回路においては入力電圧と回路の遅延時間の間に
は強い相関が見られ、入力電圧が規格値より低下すると
遅延時間が急激に遅くなるという特徴がある。
ルは複数のタイミングステージより構成される。１マシ
ンサイクルの間には例えば１つの算術演算の実行、記憶
装置に対するデータの読出し書込み等の処理を行う。こ
の為１回の算術演算の実行に要する時間あるいは記憶装
置からのデータの読出し、書込みに要する時間に合わせ
て１マシンサイクルタイムが定められる。このマシンサ
イクルタイムは１回の演算に必要な演算回路の論理段数
と、１論理段数あたりの回路素子の遅延時間の積により
定められる。一方この演算回路を構成する素子には種々
の回路形式を持つ素子が提供されているが、これらの素
子に供給される電源電圧により素子の遅延時間が大幅に
異なることかある。特に最近著しい進歩をとげているＣ
ＭＯ８回路においては入力電圧と回路の遅延時間の間に
は強い相関が見られ、入力電圧が規格値より低下すると
遅延時間が急激に遅くなるという特徴がある。
この為ＣＭＯ８素子を使用する場合許容される入力電圧
の変動幅に応じて遅延時間を定める必要がある。前述の
演算時間についても想定される最悪の条件下にての遅延
時間がマシンサイクルタイムを定めるのに適用される。
の変動幅に応じて遅延時間を定める必要がある。前述の
演算時間についても想定される最悪の条件下にての遅延
時間がマシンサイクルタイムを定めるのに適用される。
この為通常条件下においての遅延時間との間に大きな開
きが生じ、結果的には素子の性能を十分に活かせないこ
とになる。
きが生じ、結果的には素子の性能を十分に活かせないこ
とになる。
本発明の目的は通常電圧下においては使用する素子の性
能を十分活かせるとともに、電圧低下時にも十分動作マ
ージンを確保できるデータ処理装置を提供することにあ
る。
能を十分活かせるとともに、電圧低下時にも十分動作マ
ージンを確保できるデータ処理装置を提供することにあ
る。
上記目的は、電源電圧が一定値以下になったととを検出
して信号を送出し、この信号に応答してマシンサイクル
に一定のダミーステージを挿入し、マシンサイクルタイ
ムを延長することにより達成される。
して信号を送出し、この信号に応答してマシンサイクル
に一定のダミーステージを挿入し、マシンサイクルタイ
ムを延長することにより達成される。
検出回路が入力電圧の低下を検出すると、タイミングス
テージ生成回路に対してダミーステージの挿入を指示す
る。例えば通常時４ステージ／１マシンサイクルで動作
している場合にはダミーステージを挿入することにより
５ステージ／１マシンサイクルとすることができる。こ
れによって電圧低下時にはマシンサイクルタイムが通常
時より１クロツク延長される。従ってマシンサイクルタ
イムの設定時においては、電圧低下にともなう素子の遅
延時間の最悪値を見込む必要がなくなり、マシンサイク
ルタイムの高速化を図ることができる。
テージ生成回路に対してダミーステージの挿入を指示す
る。例えば通常時４ステージ／１マシンサイクルで動作
している場合にはダミーステージを挿入することにより
５ステージ／１マシンサイクルとすることができる。こ
れによって電圧低下時にはマシンサイクルタイムが通常
時より１クロツク延長される。従ってマシンサイクルタ
イムの設定時においては、電圧低下にともなう素子の遅
延時間の最悪値を見込む必要がなくなり、マシンサイク
ルタイムの高速化を図ることができる。
以下、本発明の一実施例について図を用いて説明する。
第１図は本発明の一実施例のブロック図であり、電源ユ
ニット１の出力電圧（＋ ５ Ｖ）が電圧検出回路２に
供給される。電圧検出回路２は供給された電圧が一定値
以上であるかを調べ、−定値以下になった場合にステー
ジ生成回路３に警告信号を出力する。ステージ生成回路
３は通常時は４相のタイミングステージＴｏ−Ｔ３を生
成し、演算回路４に供給する。
ニット１の出力電圧（＋ ５ Ｖ）が電圧検出回路２に
供給される。電圧検出回路２は供給された電圧が一定値
以上であるかを調べ、−定値以下になった場合にステー
ジ生成回路３に警告信号を出力する。ステージ生成回路
３は通常時は４相のタイミングステージＴｏ−Ｔ３を生
成し、演算回路４に供給する。
第２図は第１図の演算回路４の内部を示すブロック図で
ある。ＲＥＧＡｏ〜ＲＥ Ｇ Ａ ｎのレジスタの値は
バスに読み出され入力ラッチ５にセットされる。ＲＥＧ
Ｂｏ〜ＲＥ Ｇ Ｂ ｍのレジスタの値は他のバスに読
み出され入力ラッチ６にセットされる。入力ラッチ５お
よび入力ラッチ６の出方は演算ユニット７に入力され、
演算ユニット７の出力は出力ラッチ８に接続される。出
力ラッチ８にセットされた演算結果はＲＥ Ｇ Ａ ｏ
＝ ＲＥ Ｇ Ａ ｎあるいはＲＥ Ｇ Ｂ ｏ ”
ＲＥ Ｇ Ｂ ｍのいずれかのレジスタに格納される
。
ある。ＲＥＧＡｏ〜ＲＥ Ｇ Ａ ｎのレジスタの値は
バスに読み出され入力ラッチ５にセットされる。ＲＥＧ
Ｂｏ〜ＲＥ Ｇ Ｂ ｍのレジスタの値は他のバスに読
み出され入力ラッチ６にセットされる。入力ラッチ５お
よび入力ラッチ６の出方は演算ユニット７に入力され、
演算ユニット７の出力は出力ラッチ８に接続される。出
力ラッチ８にセットされた演算結果はＲＥ Ｇ Ａ ｏ
＝ ＲＥ Ｇ Ａ ｎあるいはＲＥ Ｇ Ｂ ｏ ”
ＲＥ Ｇ Ｂ ｍのいずれかのレジスタに格納される
。
第３図は第１図の動作タイミング図であり、正常時には
ＴＯ〜Ｔ８の４相のステージにより動作する。ここでＴ
ＯステージではＲＥＧＡ、ＲＥＧＢの読み出し、Ｔｌ、
Ｔ２ステージでは演算の実行、Ｔ３ステージでは演算結
果のＲＥ Ｇ Ａ 、ＲＥＧＢへの格納を行う。電圧検
出回路２があらかじめ設定された電圧より出力電圧が低
下したことを検出すると、警告信号がステージ生成回路
３に供給されダミーステージＴＸが生成される。ダミー
ステージＴＸはＴ１ステージとＴ２ステージの間に挿入
され、演算ユニット７は３ステージで動作する。
ＴＯ〜Ｔ８の４相のステージにより動作する。ここでＴ
ＯステージではＲＥＧＡ、ＲＥＧＢの読み出し、Ｔｌ、
Ｔ２ステージでは演算の実行、Ｔ３ステージでは演算結
果のＲＥ Ｇ Ａ 、ＲＥＧＢへの格納を行う。電圧検
出回路２があらかじめ設定された電圧より出力電圧が低
下したことを検出すると、警告信号がステージ生成回路
３に供給されダミーステージＴＸが生成される。ダミー
ステージＴＸはＴ１ステージとＴ２ステージの間に挿入
され、演算ユニット７は３ステージで動作する。
すなわち正常電圧時はＴｌ、Ｔ２の２ステージで実行し
ていた演算を電圧低下時にはＴｌ、ＴＸ。
ていた演算を電圧低下時にはＴｌ、ＴＸ。
Ｔ２の３ステージで実行することになる。この為、電圧
低下により回路素子の遅延時間が遅くなり演算時間が長
くなっても十分動作マージンを確保することかできる。
低下により回路素子の遅延時間が遅くなり演算時間が長
くなっても十分動作マージンを確保することかできる。
〔発明の効果〕
入力電圧の低下を検出してダミーステージを挿入し、マ
シンサイクルタイムを延長することかできる為、マシン
サイクルの設定に回路素子の遅延時間の最悪値を考慮す
る必要がなくなり、正常電圧時のマシンサイクルを高速
化することができる。
シンサイクルタイムを延長することかできる為、マシン
サイクルの設定に回路素子の遅延時間の最悪値を考慮す
る必要がなくなり、正常電圧時のマシンサイクルを高速
化することができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す演算回路のブロック図、第３図は第１図に示す
装置の動作タイミング図である。 １・・電源ユニット、２・・・電圧検出回路、３・・ス
テージ生成回路、４・・・演算回路、５〜６・・・入力
ラッチ、７・・・演算ユニット、８・・出力ラッチ、９
〜１０〜レジスタ。
図に示す演算回路のブロック図、第３図は第１図に示す
装置の動作タイミング図である。 １・・電源ユニット、２・・・電圧検出回路、３・・ス
テージ生成回路、４・・・演算回路、５〜６・・・入力
ラッチ、７・・・演算ユニット、８・・出力ラッチ、９
〜１０〜レジスタ。
Claims (1)
- １、複数のタイミングステージから成るマシンサイクル
を持つデータ処理装置において、前記データ処理装置は
電源電圧が低下したことを検出して信号を送出する手段
と、前記信号に応答して前記マシンサイクルにダミーの
タイミングステージを挿入して前記マシンサイクルを延
長する手段とを有することを特徴とするデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017052A JPH01193911A (ja) | 1988-01-29 | 1988-01-29 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017052A JPH01193911A (ja) | 1988-01-29 | 1988-01-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01193911A true JPH01193911A (ja) | 1989-08-03 |
Family
ID=11933223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017052A Pending JPH01193911A (ja) | 1988-01-29 | 1988-01-29 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01193911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105423A (ja) * | 1989-09-19 | 1991-05-02 | Pfu Ltd | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269718A (ja) * | 1985-05-24 | 1986-11-29 | Canon Inc | 電池駆動電子機器 |
-
1988
- 1988-01-29 JP JP63017052A patent/JPH01193911A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269718A (ja) * | 1985-05-24 | 1986-11-29 | Canon Inc | 電池駆動電子機器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105423A (ja) * | 1989-09-19 | 1991-05-02 | Pfu Ltd | 情報処理装置 |
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