JPH01185739A - デバック用割込発生回路 - Google Patents
デバック用割込発生回路Info
- Publication number
- JPH01185739A JPH01185739A JP63011119A JP1111988A JPH01185739A JP H01185739 A JPH01185739 A JP H01185739A JP 63011119 A JP63011119 A JP 63011119A JP 1111988 A JP1111988 A JP 1111988A JP H01185739 A JPH01185739 A JP H01185739A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- numerical data
- count register
- interrupt
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデバック用割込発生回路、特にマイクロプログ
ラムの検証のために中央処理装置に設けられるデバック
用割込発生回路に関する。
ラムの検証のために中央処理装置に設けられるデバック
用割込発生回路に関する。
従来、マイクロプログラムの検証には、このマイクロプ
ログラムを実行させ、その実行中に外部から割込信号を
与えても所定の処理が間違いなく行なわれるかを験べる
方法をとっている。
ログラムを実行させ、その実行中に外部から割込信号を
与えても所定の処理が間違いなく行なわれるかを験べる
方法をとっている。
しかし、上述した従来のマイクロプログラムの検証にお
いては、割込発生をマイクロプログラムの特定のステッ
プに同期して与えることが難かしく、割込発生の種々な
タイミングに対応したマイクロプログラムの検証が得ら
れにくいと云う問題点を有している。
いては、割込発生をマイクロプログラムの特定のステッ
プに同期して与えることが難かしく、割込発生の種々な
タイミングに対応したマイクロプログラムの検証が得ら
れにくいと云う問題点を有している。
本発明の目的は、マイクロプログラム上の検証したい一
連のステップの実行中に発生させる割込みを、これらの
ステップにより前のステップにおいて設定ができ、上記
の一連のステップに直接に影響を与えることなく、希望
時点で割込みを発生できるデバック用割込発生回路を提
供することにある。
連のステップの実行中に発生させる割込みを、これらの
ステップにより前のステップにおいて設定ができ、上記
の一連のステップに直接に影響を与えることなく、希望
時点で割込みを発生できるデバック用割込発生回路を提
供することにある。
本発明のデバック用割込発生回路は、マイクロプログラ
ム制御の中央処理装置において、マイクロブ５グラムに
より設定され、マイクロプログラムの実行クロックによ
り減算されるカウンタと、マイクロプログラム指示によ
り前記カウンタの減算を開始させる第１の制御手段と、
前記カウンタの値が０になったとき割込制御回路に割込
要求信号を供給する第２の制御手段とを有して構成され
る。
ム制御の中央処理装置において、マイクロブ５グラムに
より設定され、マイクロプログラムの実行クロックによ
り減算されるカウンタと、マイクロプログラム指示によ
り前記カウンタの減算を開始させる第１の制御手段と、
前記カウンタの値が０になったとき割込制御回路に割込
要求信号を供給する第２の制御手段とを有して構成され
る。
以上の構成により、割込みを与えたいステップの前後の
プログラムに直接に影響を与えないように、複数ステッ
プ前に設定すべき数値データと減算開始指示とを持った
割込発生用の命令を設けることにより、希望する任意の
ステップの実行に同期して割込みを発生させることがで
きる。なお数値データと減算開始指示とは一括された命
令であっても、別々の命令とすることもできる。
プログラムに直接に影響を与えないように、複数ステッ
プ前に設定すべき数値データと減算開始指示とを持った
割込発生用の命令を設けることにより、希望する任意の
ステップの実行に同期して割込みを発生させることがで
きる。なお数値データと減算開始指示とは一括された命
令であっても、別々の命令とすることもできる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例をブロック図である。
図においてカウントレジスタｌのデータ入力にセレクタ
２の出力が接続され、セレクタ２の第１の入力にはマイ
クロプログラムに設定された割込発生用の命令の数値デ
ータを保持するレジスタ（図示されていない）が接続さ
れ、セレクタ２の第２の入力には一１演算回路３の出力
が接続されている。カウントレジスタ１の出力はオール
０検出回路４の入力に接続されていると共に、−１演算
回路３の入力に接続されている。一方、割込発生用の命
令によりセット信号を受け、割込処理の完了でリセット
信号を受けるフリップフロップ５の出力がセレクタ２０
制御入力に接続されていて、このフリップフロップ５の
出力は、さらにＡＮＤ回路６の一方の入力に接続されて
いる。ＡＮＤ回路６の他方の入力にはオール０検出回路
４の出力が接続され、この出力が本発明の割込要求信号
となっている。このＡＮＤ回路６の出力は従来の割込信
号と共にＯＲ回路７に入力され、その出力が新らしい割
込要求信号となっている。
２の出力が接続され、セレクタ２の第１の入力にはマイ
クロプログラムに設定された割込発生用の命令の数値デ
ータを保持するレジスタ（図示されていない）が接続さ
れ、セレクタ２の第２の入力には一１演算回路３の出力
が接続されている。カウントレジスタ１の出力はオール
０検出回路４の入力に接続されていると共に、−１演算
回路３の入力に接続されている。一方、割込発生用の命
令によりセット信号を受け、割込処理の完了でリセット
信号を受けるフリップフロップ５の出力がセレクタ２０
制御入力に接続されていて、このフリップフロップ５の
出力は、さらにＡＮＤ回路６の一方の入力に接続されて
いる。ＡＮＤ回路６の他方の入力にはオール０検出回路
４の出力が接続され、この出力が本発明の割込要求信号
となっている。このＡＮＤ回路６の出力は従来の割込信
号と共にＯＲ回路７に入力され、その出力が新らしい割
込要求信号となっている。
以上の構成において、マイクロプログラムに設けた割込
発生用の命令ステップで、先ず指定された数値データが
セレクタ２の第１の入力に与えられ、リセット状態にあ
るフリップフロップ５の制御によりセレクタ２はこの数
値データをカウントレジスタ１に与えるので、カウント
レジスタ１には直ちにこの数値データがセットされる。
発生用の命令ステップで、先ず指定された数値データが
セレクタ２の第１の入力に与えられ、リセット状態にあ
るフリップフロップ５の制御によりセレクタ２はこの数
値データをカウントレジスタ１に与えるので、カウント
レジスタ１には直ちにこの数値データがセットされる。
次いでフリップフロップ５にセット信号が与えられて、
セット状態となったフリップフロップによりセレクタ２
は一１演算回路３の出力とカウントレジスタ１の入力と
を接続する。そこで次の実行クロックがカウントレジス
タ１に与えられると、カウントレジスタ１は保持してい
る数値データを出力する。このデータはオール０検出回
路４によりオールＯが検出されると共に、−１演算回路
３により一１減算が行なわれて再びカウントレジスタ１
にセットされる。以上の動作がマイクロプログラムの実
行クロックごとに行われて、オールＯ検出回路４がオー
ル０を検出すると、この出力がＡＮＤ回路６およびＯＲ
回路７を介して割込要求信号として出力される。
セット状態となったフリップフロップによりセレクタ２
は一１演算回路３の出力とカウントレジスタ１の入力と
を接続する。そこで次の実行クロックがカウントレジス
タ１に与えられると、カウントレジスタ１は保持してい
る数値データを出力する。このデータはオール０検出回
路４によりオールＯが検出されると共に、−１演算回路
３により一１減算が行なわれて再びカウントレジスタ１
にセットされる。以上の動作がマイクロプログラムの実
行クロックごとに行われて、オールＯ検出回路４がオー
ル０を検出すると、この出力がＡＮＤ回路６およびＯＲ
回路７を介して割込要求信号として出力される。
なお以上の実施例では、割込発生用の命令に数値データ
が指定されていて、この命令の実行で数値データのカウ
ントレジスタ１へのセットと、カウントレジスタの減算
とが行なわれるものとしたが、減算の開始用の命令を数
値ゲータのセット命令のあとに設けて、２つの命令によ
るものとしてもよい。
が指定されていて、この命令の実行で数値データのカウ
ントレジスタ１へのセットと、カウントレジスタの減算
とが行なわれるものとしたが、減算の開始用の命令を数
値ゲータのセット命令のあとに設けて、２つの命令によ
るものとしてもよい。
以上説明したとおり本発明によれば、マイクロプログラ
ム実行中に割込みが行なわれても所定の動作が行なわれ
ることを試験したい任意のステ。
ム実行中に割込みが行なわれても所定の動作が行なわれ
ることを試験したい任意のステ。
ブに、丁度割込みが発生し、しかもこの試験したいステ
ップの前のプログラムの実行に影響を与えないように、
プログラムの切目等の都合の良い場所に割込発生用の命
令を設けることができると云う効果がある。またこの命
令内に指定する数値データを変えることにより、割込発
生時点を容易に変更できるので割込みに対するデバック
を詳細に行なうことができると云う効果もある。なおこ
の試験用に設けた割込発生用の命令は従来のモード切替
技術を用いて、運用中は実行しないようにすることもで
きるし、切目の良い所に設けられているので試験後に削
除することも容易にできる。
ップの前のプログラムの実行に影響を与えないように、
プログラムの切目等の都合の良い場所に割込発生用の命
令を設けることができると云う効果がある。またこの命
令内に指定する数値データを変えることにより、割込発
生時点を容易に変更できるので割込みに対するデバック
を詳細に行なうことができると云う効果もある。なおこ
の試験用に設けた割込発生用の命令は従来のモード切替
技術を用いて、運用中は実行しないようにすることもで
きるし、切目の良い所に設けられているので試験後に削
除することも容易にできる。
第１図は本発明の一実施例のブロック図である。
１・・・・・・カウントレジスタ、２・・・・・・セレ
クタ、３・・・・・・−１演算回路、４・・・・・・オ
ール０検出回路、５・・・・・・フリップフロップ、６
・・・・・・ＡＮＤ回路、７・・・・・・ＯＲ回路。 代理人 弁理士 内 原 晋 ＮＰ：マイ７０７′０ヅラム 茅 ｌ 閃
クタ、３・・・・・・−１演算回路、４・・・・・・オ
ール０検出回路、５・・・・・・フリップフロップ、６
・・・・・・ＡＮＤ回路、７・・・・・・ＯＲ回路。 代理人 弁理士 内 原 晋 ＮＰ：マイ７０７′０ヅラム 茅 ｌ 閃
Claims (1)
- マイクロプログラム制御の中央処理装置において、マ
イクロプログラムにより設定され、マイクロプログラム
の実行クロックにより減算されるカウンタと、マイクロ
プログラムの指示により前記カウンタの減算を開始させ
る第１の制御手段と、前記カウンタの値が０になったと
き割込制御回路に割込要求信号を供給する第２の制御手
段とを有することを特徴とするデバック用割込発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011119A JPH01185739A (ja) | 1988-01-20 | 1988-01-20 | デバック用割込発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011119A JPH01185739A (ja) | 1988-01-20 | 1988-01-20 | デバック用割込発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185739A true JPH01185739A (ja) | 1989-07-25 |
Family
ID=11769122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011119A Pending JPH01185739A (ja) | 1988-01-20 | 1988-01-20 | デバック用割込発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185739A (ja) |
-
1988
- 1988-01-20 JP JP63011119A patent/JPH01185739A/ja active Pending
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