JPH06230988A - 計算機 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 周期的に初期化しながら動作する計算機に、
各周期ごとに処理を中断させる機能回路を追加すること
で、１周期以上の時間を要するプログラムの処理の分割
及び時間管理を自動的に行わせることを可能にする。 【構成】 周期的な基準信号５を発生する基準信号発生
回路４の出力に基づき、一定周期ごとに処理の中断時期
を通報し処理を中断させる遅延回路１３と割込発生回路
１５から成る処理中断処理回路１２と、ＣＰＵ２を初期
化するタイミングを制御するタイミング発生回路８とＣ
ＰＵ２からの中断完了信号１７を入力しタイミング発生
回路に通報する初期化回路６から構成される。 【効果】 周期処理時間単位でのプログラマーによるプ
ログラム分割、時間管理が不要になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、計算機の暴走などの
エラーに対し、高い信頼性が要求される計算機に係わる
ものである。

【０００２】

【従来の技術】図５は、この発明に係わる従来の計算機
の構成例を示す図である。図６は、動作状態を示すタイ
ミングチャートである。図６の例では、プログラムとし
て処理１及び処理２の２つの処理を実行している。処理
１は毎周期ごとに処理を完了し、処理２は数回の周期で
完了する例である。各処理プログラムの実行時間の合計
は、周期Ｔを超えないように予め処理時間を規定し、プ
ログラマーが処理を分割してプログラミングする方法で
ある。

【０００３】図において、１はプログラムを格納するメ
モリ、２は演算を実行するＣＰＵ、３はデータバス、４
は基準信号発生回路、５はＣＰＵ２の周期処理の基準と
なる基準信号、６は初期化回路、７はリセット要求信
号、８は基準信号５とリセット要求信号７の両信号から
ＣＰＵ２の制御信号を出力するタイミング発生回路、９
はＣＰＵ２の動作を開始するレディー信号、１０はＣＰ
Ｕ２を初期化するリセット信号、１１はＣＰＵ２の動作
が終了した時にプログラムが発生する処理終了信号であ
る。

【０００４】次に動作について説明する。基準信号発生
回路４から基準信号５がｔ１、ｔ２、ｔ３、ｔ４の順
で、かつ同一周期Ｔでタイミング発生回路８に出力され
る。周期Ｔの値は、最小実行周期のプログラムに適合す
るように設定されている。この基準信号５のタイミング
でタイミング発生回路８からレディー信号９がＣＰＵ２
に出力される。レディー信号９が出力されるとＣＰＵ２
は処理１と処理２の実行を開始する。図６中、処理１と
処理２の実行時間はＴ１とＴ２で示す。図６の例の場
合、処理１はｔ１、ｔ２、ｔ３の各周期Ｔごとに処理を
完了する例である。また、処理２はｔ１、ｔ２、ｔ３の
各周期Ｔで処理を分割して実施しており、ｔ３で処理が
完了し、ｔ４では処理１のみが実行される例である。

【０００５】プログラムの処理がｔ５、ｔ６、ｔ７、ｔ
８で完了するとＣＰＵ２から初期化回路６に処理終了信
号１１が出力される。初期化回路６は、タイミング発生
回路８にリセット要求信号７をｔ９、ｔ１０、ｔ１１、
ｔ１２のタイミングで出力する。タイミング発生回路８
は、リセット要求信号７と基準信号５との論理和をとっ
たリセット信号１０をＣＰＵ２に出力する。リセット信
号１０は、Ｔ３の期間継続される。

【０００６】上記のように、初期化回路６及びタイミン
グ発生回路８によって毎周期ごとにＣＰＵ２を初期化す
るように構成することでＣＰＵ２が暴走した場合におい
ても、その周期内で暴走を抑えることができる。

【０００７】このような構成の中で複数の処理を実行す
る場合、最小周期Ｔは、処理１に適合するように設定さ
れ、この処理１に引き続く余裕時間に処理２を組み込
み、もし、処理２の実行時間が１周期Ｔ内で終らない場
合は、図６のように処理２を分割してプログラミング
し、処理を実行させていた。

【０００８】

【発明が解決しようとする課題】しかし、従来の方法で
は、最小周期内で完了しない処理２などについては、プ
ログラマーが各周期Ｔ内に納まるようにプログラムの分
割、実行時間の管理を行わなければならないこと、実行
時間の不規則なバックグランド処理などに対しては、適
用が難しいなどの課題あった。

【０００９】この発明は、かかる課題を解決するために
なされたものであり、各周期Ｔの終了前にＣＰＵ２に対
し、周期Ｔの終了が間近であることを処理中断処理回路
から知らせ、現在処理中の状態を一旦退避させて処理を
中断させ、中断処理が完了した時点でリセット要求信号
７を発生させてＣＰＵ２を初期化し、計算機の暴走など
についても従来の方法通り周期Ｔごとに行えること、さ
らにプログラマーが処理時間の分割を行わなくても良い
ようにすることを目的としている。

【００１０】また、周期Ｔと処理中断時間をプログラム
的に変更できる回路を構成し、ＣＰＵ２の実行処理プロ
グラムの種類によってＣＰＵ２自身で実行周期Ｔを変更
することで、ある期間ごとに最小周期が異なる複数処理
を有するシステムにも適用できることを目的としてい
る。

【００１１】

【課題を解決するための手段】この発明に係わる計算機
は、基準信号発生回路４から周期的に発生させる基準信
号５に基づいてＣＰＵ２を動作させ、基準信号５ごとに
遅延回路及び割込発生回路から構成される処理中断処理
回路から処理中断要求信号を発生してＣＰＵ２を処理中
断処理に移行させ、ＣＰＵ２から初期化回路６に発生さ
れた中断完了信号に基づいて、初期化回路６から発生さ
れるリセット要求信号７と基準信号５の論理和によって
タイミング発生回路８からＣＰＵ２にリセット信号１０
を発生して、ＣＰＵ２の動作を周期的に中断及び初期化
しながら処理を継続していけるようにしたものである。

【００１２】また、ＣＰＵ２のプログラムから基準信号
発生回路４の基準信号５と処理中断処理回路の処理中断
要求信号の周期を換えるデータを保持するレジスタ、ま
た、周期変更するタイミングをＣＰＵ２から受信して基
準信号発生回路４に周期変更信号として発生する設定変
更指示回路から成る周期変更回路を構成して、ＣＰＵ２
のプログラムの種類に応じてＣＰＵ２自身で適宜処理周
期を変更できるようにしたものである。

【００１３】

【作用】上記のように周期Ｔごとに処理時間の制限が間
近であることを知らせる処理中断要求信号を処理中断処
理回路からＣＰＵ２に発生する方法にしたことによっ
て、最小周期処理以内で処理を完了しないプログラムは
自動的にＣＰＵ２内で時間分割が行われることができる
ように作用する。

【００１４】また、プログラムによって基準信号発生回
路４と処理中断処理回路の時間設定の変更を可能にした
ことで、期間ごとに異なる最小周期Ｔの変更をフレキシ
ブルに変更できるように作用する。

【００１５】

【実施例】

実施例１．図１は、この発明の一実施例である計算機の
構成例を示したものである。図２は、動作状態を示すタ
イミングチャートである。

【００１６】図において、１〜１０は上記従来例と全く
同一のものである。１２はＣＰＵ２の処理を中断する制
御を行う処理中断処理回路、１３はプログラムの実行を
中断させるタイミングを規定する遅延回路、１４は遅延
回路１３が規定値に達した時を知らせる割込発生指示信
号、１５は割込発生回路、１６はＣＰＵ２に割込発生回
路１５から出力される処理中断要求信号である。処理中
断処理回路１２は遅延回路１３と割込発生回路１５で構
成されている。１７はＣＰＵ２から出力される中断完了
信号である。

【００１７】次に動作について説明する。基準信号発生
回路４から基準信号５がｔ１、ｔ２、ｔ３、ｔ４の順
で、かつ同一周期Ｔでタイミング発生回路８に出力され
る。周期Ｔは、最小周期プログラムに適合するように設
定される。この基準信号５のタイミングでタイミング発
生回路８からレディー信号９がＣＰＵ２に出力される。
レディー信号９が出力されるとＣＰＵ２は処理１と処理
２の実行を開始する。図２の例の場合、処理１はｔ１、
ｔ２、ｔ３の各周期Ｔごとに処理を完了する例である。
また、処理２はｔ１、ｔ２、ｔ３の各周期Ｔで処理を分
割して実施されており、ｔ３で処理が完了し、ｔ４では
処理１のみが実行される例である。

【００１８】ｔ１、ｔ２、ｔ３、ｔ４から遅延回路１３
に設定された遅延時間Ｔ４の後に、割込発生指示信号１
４によって起動された割込発生回路１５よりｔ１６、ｔ
１７、ｔ１８、ｔ１９の時点でＣＰＵ２に処理中断要求
信号１６が出力される。この処理中断要求信号１６をＣ
ＰＵ２が受け付けると処理２は中断され、プログラムは
中断処理Ｔ５に移行する。中断処理プログラムでは、Ｃ
ＰＵ２内のプログラムカウンタ値及び各種レジスタ値を
メモリ１に退避し、次の基準信号５の実行開始時にこの
退避された情報を再び取り出して処理を継続するように
動作する。

【００１９】中断処理Ｔ５が完了すると中断完了信号１
７がｔ５、ｔ６、ｔ７、ｔ８で初期化回路６に出力され
る。

【００２０】なお、図２で中断処理Ｔ５が基準信号５の
ｔ３及びｔ４の周期で実行されていないのは、処理中断
要求信号１６が出力される前に処理１と処理２のプログ
ラム処理が完了しているためである。よって、この場
合、中断完了信号１７は中断処理プログラムの完了時点
ではなく、ｔ３周期の場合は処理２の完了時点で、ｔ４
周期の場合は処理１の完了時点で初期化回路６に出力さ
れることになる。すなわち、この例でのｔ３周期とｔ４
周期の中断完了信号１７は、従来例の処理終了信号１１
と同じ意味付けになる。

【００２１】中断完了信号１７が初期化回路６に出力さ
れると初期化回路６は波形制御を行った後にタイミング
発生回路８にリセット要求信号７を出力する。タイミン
グ発生回路８では、リセット要求信号７と基準信号５の
論理和をとってリセット信号１０としてＣＰＵ２に出力
する。

【００２２】このように複数の処理を処理１の最小周期
Ｔによって起動し、処理１に引き続き処理２などを実行
させ、次の基準信号５が発生する前に処理中断要求信号
１６を発生して処理を中断させ、中断させた後に各基準
信号５ごとにＣＰＵ２を初期化する方法である。

【００２３】この発明の場合、処理２の分割は、処理中
断要求信号１６によって行われるため、プログラマーが
プログラム分割及び時間管理をする必要がなくなる。ま
た、時間管理の不規則なバックグランド処理に対しても
基準信号５ごとに初期化していく方法が適用できること
になる。

【００２４】実施例２．上記実施例１で、処理中断要求
回路１２を配置したことで処理の分割を計算機自身で行
うことができるようになったが、この実施例は、基準信
号発生回路４及び遅延回路１３に設定する時間をプログ
ラムによって任意に換えるための回路を付加し、期間ご
とに変更される最小周期処理に対応できるようにする方
法である。基本的な動作は、実施例１と同一である。

【００２５】図３は、この実施例に係わる計算機の構成
例を示す図である。図４は、動作状態を示すタイミング
チャートである。図４では、処理１及び処理２の同時処
理から、あるタイミングで処理周期の違う処理３に移行
した例を示している。

【００２６】図において、１８は周期変更情報をＣＰＵ
２のデータバス３から書き込めるレジスタ、１９はレジ
スタ１８に情報設定の後にＣＰＵ２からデータバス３経
由で周期変更のタイミングを受信する設定変更指示回路
である。２０はレジスタ１８と設定変更指示回路１９か
ら構成される周期変更回路である。２１は周期設定デー
タ、２２は周期変更信号である。

【００２７】次に動作について示す。図４の例におい
て、先に基準信号５がＴ６の周期で処理１と処理２を実
施している。以下に処理３に移行する時に基準信号５の
周期をＴ７に変更する手順について示す。

【００２８】ＣＰＵ２は、ｔ２の周期処理の最後にデー
タバス３を経由してｔ２０の時点で変更周期情報をレジ
スタ１８に出力し、次いで設定変更指示回路１９に変更
指示を出力する。レジスタ１８は、周期設定データ２１
として情報を基準信号発生回路４と遅延回路１３に出力
する。出力の後、設定変更指示回路１９は、周期変更信
号２２を基準信号発生回路４に出力する。

【００２９】基準信号発生回路４と処理中断処理回路１
２は、各々の出力である基準信号５と処理中断要求信号
１６の設定時間を変更し、処理３の時間Ｔ８に適合する
最小周期Ｔ７でＣＰＵ２を動作させる。

【００３０】このように、各周期Ｔ６の処理完了の後に
プログラムによって基準信号５と処理中断要求信号１６
を実行することによって、最小処理周期の異なる複数の
プログラムを動作中に切り換えてから動作をさせること
ができる。

【００３１】上記では、計算機の動作形態が最小周期処
理プログラムを基準にして基準信号５を発生させること
を例にとって説明したが、ＣＰＵ２を初期化するタイミ
ングは、特に周期処理プログラムである必要はないこと
はいうまでもない。

【００３２】

【発明の効果】この発明は、以上に説明したように構成
されているので、以下に記載されるような効果を奏す
る。

【００３３】周期処理における動作に対し、各周期の終
了が間近であることを処理中断処理回路１２からの処理
中断要求信号１６によって現在プログラム処理中のＣＰ
Ｕ２に知らせ、中断させて初期化を行い、次の基準信号
５で処理を継続できるようにしたことによって、周期的
に計算機を初期化できると共に、この周期処理の周期内
に完了しない処理についてもプログラマーが処理の分割
及び時間管理を実施する必要がなく、また、処理時間の
不規則なバックグランド処理についても、この発明の周
期処理計算機に適用できる効果を奏する。

【００３４】さらに、基準信号５の周期Ｔと処理中断時
間をプログラム的に変更できる周期変更回路２０を付加
したことによって、基本周期の異なる複数のプログラム
を期間単位にプログラムで周期を変更しながら実行でき
る効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１である計算機の構成例を示
す図である。

【図２】この発明の実施例１である計算機のタイミング
チャートを示す図である。

【図３】この発明の実施例２である計算機の構成例を示
す図である。

【図４】この発明の実施例２である計算機のタイミング
チャートを示す図である。

【図５】従来の計算機の構成例を示す図である。

【図６】従来の計算機のタイミングチャートを示す図で
ある。

【符号の説明】

１ メモリ ２ ＣＰＵ ４ 基準信号発生回路 ５ 基準信号 ６ 初期化回路 ７ リセット要求信号 ８ タイミング発生回路 ９ レディー信号 １０ リセット信号 １１ 処理終了信号 １２ 処理中断処理回路 １３ 遅延回路 １４ 割込発生指示信号 １５ 割込発生回路 １６ 処理中断要求信号 １７ 中断完了信号 １８ レジスタ １９ 設定変更指示回路 ２０ 周期変更回路 ２１ 周期設定データ ２２ 周期変更信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プログラムを格納するメモリ、メモリの
   プログラムに基づいて演算を実行するＣＰＵ、ＣＰＵを
   周期的に動作させるための基準信号を発生する基準信号
   発生回路、基準信号に基づいてＣＰＵのプログラム処理
   を中断させるタイミングを規定する遅延回路及びこの遅
   延回路から発生される割込発生指示信号によって処理中
   断要求信号をＣＰＵに発生する割込発生回路とで構成さ
   れる処理中断処理回路、ＣＰＵが処理中断要求信号を受
   け付けてプログラム処理を中断した時にＣＰＵが出力す
   る中断完了信号を受信してリセット要求信号を出力する
   初期化回路、上記リセット要求信号及び基準信号からＣ
   ＰＵへリセット信号及びプログラム実行レディー信号を
   出力するタイミング発生回路とで構成され、基準信号発
   生回路から周期的に発生される基準信号に基づいて動作
   中のＣＰＵに、基準信号ごとに処理中断要求信号を発生
   してＣＰＵを処理中断処理に移行させ、ＣＰＵから初期
   化回路に発生される中断完了信号に基づいて発生される
   リセット要求信号と基準信号の論理和によってタイミン
   グ発生回路からＣＰＵにリセット信号を発生して、ＣＰ
   Ｕの動作を周期的に中断及び初期化しながら処理を継続
   していくことを特徴とする計算機。
2. 【請求項２】 基準信号発生回路の基準信号と処理中断
   処理回路の処理中断要求信号の周期を換えるデータを保
   持するレジスタ、また、周期変更するタイミングを基準
   信号発生回路に周期変更信号として発生する設定変更指
   示回路から成る周期変更回路を構成し、ＣＰＵのプログ
   ラムの種類に応じてＣＰＵ自身で適宜処理周期を変更で
   きることを特徴とする請求項１記載の計算機。