JPH01170052A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH01170052A JPH01170052A JP32903887A JP32903887A JPH01170052A JP H01170052 A JPH01170052 A JP H01170052A JP 32903887 A JP32903887 A JP 32903887A JP 32903887 A JP32903887 A JP 32903887A JP H01170052 A JPH01170052 A JP H01170052A
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- 230000005669 field effect Effects 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 10
- 239000010937 tungsten Substances 0.000 claims abstract description 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 abstract description 7
- 239000000956 alloy Substances 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241000283986 Lepus Species 0.000 description 1
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、化合物半導体を用いた電界効果トランジス
タ（ＦＥＴ）およびその製造方法に関するものであり、
特にＧａＡｓ基板にショットキ接合ゲート電極が形成さ
れたＧａＡｓＭＥＳＦＥＴ（Ｍｅｔａｌ−８ｅｓｌｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｒｅｃｔ Ｔｒａｎｓ
ｌｓｔｏｒ）およびその製造方法に関するものである。
タ（ＦＥＴ）およびその製造方法に関するものであり、
特にＧａＡｓ基板にショットキ接合ゲート電極が形成さ
れたＧａＡｓＭＥＳＦＥＴ（Ｍｅｔａｌ−８ｅｓｌｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｒｅｃｔ Ｔｒａｎｓ
ｌｓｔｏｒ）およびその製造方法に関するものである。
ＦＥＴの寄生抵抗を減少させて相互コンダクタンスｇ
を向上させるためには、ゲート長を短く■ する等の微細加工が不可欠である。そのために、精密な
位置合わせが可能でパターンの微細化が容易なセルファ
ライン構造のＭＥＳＦＥＴが今日までのいろいろと提案
されている。代表的なセルファライン構造のＭＥＳＦＥ
Ｔとして、側壁アシスト短電極間構造のＦＥＴやダミー
ゲート構造のＦＥＴなどがよく知られている。
を向上させるためには、ゲート長を短く■ する等の微細加工が不可欠である。そのために、精密な
位置合わせが可能でパターンの微細化が容易なセルファ
ライン構造のＭＥＳＦＥＴが今日までのいろいろと提案
されている。代表的なセルファライン構造のＭＥＳＦＥ
Ｔとして、側壁アシスト短電極間構造のＦＥＴやダミー
ゲート構造のＦＥＴなどがよく知られている。
しかし、このような現状のセルファライン構造のＭＥＳ
ＦＥＴでは、オーミック電極の形成に際して合金処理を
施しており、そのときのアニールや絶縁膜形成に伴う熱
処理によって、金属表面の異常や劣化が生じ、コンタク
ト抵抗やシート抵抗が大きくなるという問題があった。
ＦＥＴでは、オーミック電極の形成に際して合金処理を
施しており、そのときのアニールや絶縁膜形成に伴う熱
処理によって、金属表面の異常や劣化が生じ、コンタク
ト抵抗やシート抵抗が大きくなるという問題があった。
また、従来のセルファライン構造のＭＥＳＦＥＴの製造
プロセスは工程が非常に複雑であり、そのためにＦＥＴ
の特性のバラツキが大きかった。
プロセスは工程が非常に複雑であり、そのためにＦＥＴ
の特性のバラツキが大きかった。
本発明の電界効果トランジスタは、上記問題点に鑑みて
為されたものであり、イオン注入により表面にｎ型活性
層が形成された半絶縁性ＧａＡｓ基板と、前記ｎ型活性
層上に ｎ Ｉｎ Ｇａ Ａｓグレーテツド層をコンタ
ｘ １−ｘ クト層として選択成長しその上にタングステンまたはタ
ングステンシリサイドを選択成長することによりそれぞ
れコンタクト層に対して自己整合的に形成されたソース
電極およびドレイン電極と、前記ソース電極とドレイン
電極との間の前記ｎ型活性層上にタングステンまたはタ
ングステンシリサイドを選択成長することによりコンタ
クト層およびソース電極、ドレイン電極に対して自己整
合的に形成されたゲート電極とを有するものである。
為されたものであり、イオン注入により表面にｎ型活性
層が形成された半絶縁性ＧａＡｓ基板と、前記ｎ型活性
層上に ｎ Ｉｎ Ｇａ Ａｓグレーテツド層をコンタ
ｘ １−ｘ クト層として選択成長しその上にタングステンまたはタ
ングステンシリサイドを選択成長することによりそれぞ
れコンタクト層に対して自己整合的に形成されたソース
電極およびドレイン電極と、前記ソース電極とドレイン
電極との間の前記ｎ型活性層上にタングステンまたはタ
ングステンシリサイドを選択成長することによりコンタ
クト層およびソース電極、ドレイン電極に対して自己整
合的に形成されたゲート電極とを有するものである。
また、半絶縁性ＧａＡｓ基板表面にイオン注入を行って
ｎ型活性層を形成する工程と、前記ｎ型活性層が形成さ
れた半絶縁性ＧａＡｓ基板表面にマスク材料を形成した
後パターンニングを行って前記ｎ型活性層上のソース電
極およびドレイン電極形成領域を露出させる工程と、前
記露出部にｎ１ｎＧａＡｓグレ一テツド層を選択底ｘ
１−ｘ 長させてソース電極およびドレイン電極のコンタクト層
を形成する工程と、前記マスク材料を除去した後再びマ
スク材料を堆積し、ついで反応性イオンエツチングを行
うことにより前記２つのコンタクト層の側面にマスク材
料側壁を残したまま半絶縁性ＧａＡｓ基板表面のゲート
電極形成領域を露出する工程と、タングステンまたはタ
ングステンシリサイドをコンタクト層上および露出した
ゲート電極形成領域上に選択成長させてソース・ドレイ
ン電極およびゲート電極を同時に形成する工程とを含む
ものである。
ｎ型活性層を形成する工程と、前記ｎ型活性層が形成さ
れた半絶縁性ＧａＡｓ基板表面にマスク材料を形成した
後パターンニングを行って前記ｎ型活性層上のソース電
極およびドレイン電極形成領域を露出させる工程と、前
記露出部にｎ１ｎＧａＡｓグレ一テツド層を選択底ｘ
１−ｘ 長させてソース電極およびドレイン電極のコンタクト層
を形成する工程と、前記マスク材料を除去した後再びマ
スク材料を堆積し、ついで反応性イオンエツチングを行
うことにより前記２つのコンタクト層の側面にマスク材
料側壁を残したまま半絶縁性ＧａＡｓ基板表面のゲート
電極形成領域を露出する工程と、タングステンまたはタ
ングステンシリサイドをコンタクト層上および露出した
ゲート電極形成領域上に選択成長させてソース・ドレイ
ン電極およびゲート電極を同時に形成する工程とを含む
ものである。
本発明のＦＥＴは、ソース・ドレインのオーミック電極
がノンアロイでできているので、コンタクト抵抗、シー
ト抵抗が低い。
がノンアロイでできているので、コンタクト抵抗、シー
ト抵抗が低い。
また、本発明の製造方法では、ｎ型活性層を形成した後
に、パターンニングを１回行うだけで、ゲート電極、ソ
ース電極およびドレイン電極のすべてを自己整合的に形
成するので、工程が簡単で、しかも微細なＦＥＴを製造
しても、その特性のバラツキが少ない。
に、パターンニングを１回行うだけで、ゲート電極、ソ
ース電極およびドレイン電極のすべてを自己整合的に形
成するので、工程が簡単で、しかも微細なＦＥＴを製造
しても、その特性のバラツキが少ない。
第１図は本発明の製造方法の一実施例を示す工程断面図
であり、同図（Ｆ）は特に本発明の一実施例であるＦＥ
Ｔの構造を示す断面図である。
であり、同図（Ｆ）は特に本発明の一実施例であるＦＥ
Ｔの構造を示す断面図である。
まず、半絶縁性ＧａＡｓ基板１の表面全体にレジスト材
を塗布した後、露光・現像を行ってパターンニングされ
たレジスト膜２を残す。その後、レジスト膜２をマスク
としてＳｉイオンを注入し、ｎ型活性層３を形成する。
を塗布した後、露光・現像を行ってパターンニングされ
たレジスト膜２を残す。その後、レジスト膜２をマスク
としてＳｉイオンを注入し、ｎ型活性層３を形成する。
ｎ型活性層３の不純物密度は、従来のＭＥＳＦＥＴの活
性層と同様に、１×１０〜５Ｘ１０１７／ｃＩＩ３程度
である（第１図（Ａ））。
性層と同様に、１×１０〜５Ｘ１０１７／ｃＩＩ３程度
である（第１図（Ａ））。
つぎに、レジスト膜４をアセトン溶液などを用いて除去
した後、ＳｉＯ３膜４を表面全体に堆積する。その後、
公知のフォトリソグラフィ技術を用いて５１０２膜を１
μｍ幅にパターンニングし、ｎ型活性層３上において将
来ソース電極およびドレイン電極となる領域を露出する
（同図（Ｂ））。
した後、ＳｉＯ３膜４を表面全体に堆積する。その後、
公知のフォトリソグラフィ技術を用いて５１０２膜を１
μｍ幅にパターンニングし、ｎ型活性層３上において将
来ソース電極およびドレイン電極となる領域を露出する
（同図（Ｂ））。
なお、以後の工程においては、電極形成の為のフォトマ
スクを用いたパターンニングは一切行われず、自己整合
的に電極の形成が行われる。
スクを用いたパターンニングは一切行われず、自己整合
的に電極の形成が行われる。
つぎに、ＳｉＯ２膜４をマスクにして、ｎ Ｉｎ
Ｇａ Ａｓグレーテツド層（ＸをＯｘ １−ｘ から１に変化させる）をＭＯＶＰＥ （ＭｅｔａｌＯｒ
ｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｌｔａｘｙ
）法によって選択成長させ、ソース電極およびドレイン
電極のコンタクト層５ａおよび５ｂを形成する（同図（
Ｃ））。
Ｇａ Ａｓグレーテツド層（ＸをＯｘ １−ｘ から１に変化させる）をＭＯＶＰＥ （ＭｅｔａｌＯｒ
ｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｌｔａｘｙ
）法によって選択成長させ、ソース電極およびドレイン
電極のコンタクト層５ａおよび５ｂを形成する（同図（
Ｃ））。
なお、コンタクト層５ａおよび５ｂの膜厚は、５０００
膜程度あれば十分である。
膜程度あれば十分である。
ついで、Ｓ ｉＯ２膜４を除去した後、再びＳ ｉＯ２
膜６をＣＶＤ法ニより約２０００Ａ堆積する（同図（Ｄ
））。その後、反応性イオンエツチング（ＲＩ Ｅ）に
より、コンタクト層５ａおよび５ｂの側面ににそれぞれ
Ｓ ｉＯ２側壁８ａおよび８ｂを残した状態で、ゲート
部７を開口する（同図（Ｅ））。この時ゲート開口部は
０．６μｍとなり容易にサブミクロンゲートが可能とな
る。
膜６をＣＶＤ法ニより約２０００Ａ堆積する（同図（Ｄ
））。その後、反応性イオンエツチング（ＲＩ Ｅ）に
より、コンタクト層５ａおよび５ｂの側面ににそれぞれ
Ｓ ｉＯ２側壁８ａおよび８ｂを残した状態で、ゲート
部７を開口する（同図（Ｅ））。この時ゲート開口部は
０．６μｍとなり容易にサブミクロンゲートが可能とな
る。
最後に、ＣＶＤ法を用いてタングステンをコンタクト層
５ａ、ｂ上および開ロアのｎ型活性層３上に選択成長さ
せることにより、オーミック接触するソース電極９、ド
レイン電極１ｏおよびショットキ接触するゲート電極１
１を形成する（同図（Ｆ））。
５ａ、ｂ上および開ロアのｎ型活性層３上に選択成長さ
せることにより、オーミック接触するソース電極９、ド
レイン電極１ｏおよびショットキ接触するゲート電極１
１を形成する（同図（Ｆ））。
本実施例のＦＥＴでは、オーミック電極であるソース電
極９、ドレイン電極１０の形成にあたり、合金処理が施
されていないので、金属表面の劣化や異常がない。
極９、ドレイン電極１０の形成にあたり、合金処理が施
されていないので、金属表面の劣化や異常がない。
なお、本実施例では電極としてタングステンを用いてい
るが、これに代えてタングステンシリサイド（ＷＳｉ）
を用いることもできる。
るが、これに代えてタングステンシリサイド（ＷＳｉ）
を用いることもできる。
また、ＳｉＯ２膜に代えて他のマスク材料たとえばＳｉ
Ｎ膜を用いても良い。
Ｎ膜を用いても良い。
以上説明したように、本発明のＦＥＴによれば、オーミ
ック電極がノンアロイで形成されているので、コンタク
ト抵抗およびシート抵抗が、合金処理により形成された
オーミック電極に比較して小さいという利点がある。ま
た、本発明の製造方法によれば、ゲート電極、ソース電
極、ドレイン電極を自己整合的に、しかも簡易なプロセ
スで形成するので、ＦＥＴの特性のバラツキを低く抑え
ることができ寄生抵抗も極力低くすることができるので
、高性能で、しかも、高密度化が可能となる。
ック電極がノンアロイで形成されているので、コンタク
ト抵抗およびシート抵抗が、合金処理により形成された
オーミック電極に比較して小さいという利点がある。ま
た、本発明の製造方法によれば、ゲート電極、ソース電
極、ドレイン電極を自己整合的に、しかも簡易なプロセ
スで形成するので、ＦＥＴの特性のバラツキを低く抑え
ることができ寄生抵抗も極力低くすることができるので
、高性能で、しかも、高密度化が可能となる。
そのうえ、本発明の製造方法は、既存のセルファライン
プロセスよりも簡易であるので、製造コストの低減にも
有効である。
プロセスよりも簡易であるので、製造コストの低減にも
有効である。
第１図は本発明の一実施例を示す工程断面図である。
１・・・半絶縁性ＧａＡｓ基板、３・・・ｎ型活性層、
４．６・・・Ｓｉｏ２膜、５ａ、５ｂ−・・コンタクト
層、８ａ、８ｂ・・・ＳｉＯ２側壁、９・・・ソース電
極、１０・・・ドレイン電極、１１・・・ゲート電極。 特許出願人 住、友電気工業株式会社代理人弁理士
長谷用 芳 樹間 塩 １
） 辰 也実施例の工程断面図
４．６・・・Ｓｉｏ２膜、５ａ、５ｂ−・・コンタクト
層、８ａ、８ｂ・・・ＳｉＯ２側壁、９・・・ソース電
極、１０・・・ドレイン電極、１１・・・ゲート電極。 特許出願人 住、友電気工業株式会社代理人弁理士
長谷用 芳 樹間 塩 １
） 辰 也実施例の工程断面図
Claims (1)
- 【特許請求の範囲】 １、イオン注入により表面にｎ型活性層が形成された半
絶縁性ＧａＡｓ基板と、前記ｎ型活性層上にｎ＾＋Ｉｎ
＿ｘＧａ＿１＿−＿ｘＡｓグレーテッド層（ｘを０から
１に変化させる）をコンタクト層として選択成長しその
上にタングステンまたはタングステンシリサイドを選択
成長することによりそれぞれコンタクト層に対して自己
整合的に形成されたソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間の前記ｎ型活性層
上にタングステンまたはタングステンシリサイドを選択
成長することによりコンタクト層およびソース電極、ド
レイン電極に対して自己整合的に形成されたゲート電極
とを有する電界効果トランジスタ。 ２、半絶縁性ＧａＡｓ基板表面にイオン注入を行ってｎ
型活性層を形成する工程と、 前記ｎ型活性層が形成された半絶縁性ＧａＡｓ基板表面
にマスク材料を形成した後パターンニングを行って前記
ｎ型活性層上のソース電極およびドレイン電極形成領域
を露出させる工程と、前記露出部にｎ＾＋Ｉｎ＿ｘＧａ
＿１＿−＿ｘＡｓグレーテッド層（ｘを０から１に変化
させる）を選択成長させてソース電極およびドレイン電
極のコンタクト層を形成する工程と、 前記マスク材料を除去した後再びマスク材料を堆積し、
ついで反応性イオンエッチングを行うことにより前記２
つのコンタクト層の側面に マスク材料側壁を残したまま半絶縁性ＧａＡｓ基板表面
のゲート電極形成領域を露出する工程と、タングステン
またはタングステンシリサイドをコンタクト層上および
露出したゲート電極形成領域上に選択成長させてソース
・ドレイン電極およびゲート電極を同時に形成する工程
とを含む電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32903887A JPH01170052A (ja) | 1987-12-25 | 1987-12-25 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32903887A JPH01170052A (ja) | 1987-12-25 | 1987-12-25 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01170052A true JPH01170052A (ja) | 1989-07-05 |
Family
ID=18216908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32903887A Pending JPH01170052A (ja) | 1987-12-25 | 1987-12-25 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830478B1 (en) | 2003-12-10 | 2004-12-14 | Hon Hai Precision Ind. Co., Ltd. | Micro coaxial connector assembly with latching means |
-
1987
- 1987-12-25 JP JP32903887A patent/JPH01170052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830478B1 (en) | 2003-12-10 | 2004-12-14 | Hon Hai Precision Ind. Co., Ltd. | Micro coaxial connector assembly with latching means |
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