JPH04157731A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体装置、例えばＧ　ａ　Ａ　ｓ　Ｍ　Ｅ
　５ＦＥＴ等の製造方法に関する。

［従来の技術］ Ｇ　ａ　Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔは、高周波で
の動作が可能なデバイスとして有望な半導体装置である
が、その性能向上のためには、ゲート長の短縮化が求め
られている。しかし、ゲート電極を短ゲート長とし、且
つこの短ゲート長としたゲート電極とソース電極及びド
レイン電極とのパターンを精度よ（位置合わせすること
か難しい。

これに対する従来の製造方法として、例えばセルファラ
イン方式が用いられている。この方式は、まずゲート電
極を形成し、そのゲート電極をマスクにしてイオン注入
により、ソース電極及びドレイン電極部分の高不純物濃
度領域を形成するものである。そして、この方式におい
て、ゲート電極下と高不純物濃度領域とが重ならないよ
うにするため、ゲート電極の両側壁部にサイドウオール
を設けておくとか、ゲート電極を２層金属膜とし、イオ
ン注入による高不純物濃度領域の形成後、その２層のう
ちの下層金属膜の画側壁を選択的に所要量エツチングす
ることが知られている。

［発明が解決しようとする課題］ 電力増幅用ＦＥＴ等の場合、ソース・ドレイン耐圧の向
上のため、ゲート・ソース間距離を不必要に大きくして
ソース抵抗を大にすることなく、ゲート・ドレイン間の
距離を大きくしたい場合がある。しかし、従来の製造方
法では、ゲート・ドレイン間とゲート・ソース間の距離
が等距離になって、両者を独立に設定することができな
い。

これの解決手段として、ゲート電極に対しソース領域側
の斜め方向上方からイオン注入してゲート・ソース間距
離に比べてゲート・ドレイン間距離を長くする方法が考
えられるか、この方法を採る場合には、同一基板上への
各ＦＥＴの配置が限定されてしまう。特に、くし型構造
の電力用ＦＥＴの場合は、複数のゲート電極に対しソー
ス電極とドレイン電極とが交互に配置される構造となる
ため、上述の斜め方向上方からのイオン注入法は採用す
ることができない。

そこで、本発明は、ゲート・ドレイン間とゲート・ソー
ス間の距離を独立に設定することができるとともに、フ
ォトリソグラフィで作成できる線幅以下にゲート長を短
縮化することのできる半導体装置の製造方法を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明は上記課題を解決するために、（ａ）所定の不純
物濃度を有する半導体層上に、該半導体層とショットキ
ー接合を形成する第１の導電物質と該第１の導電物質と
は異なる第２の導電物質との積層からなり所定幅を有す
るゲート電極を形成する第１の工程、（ｂ）該ゲート電
極をマスクとしてイオン注入を行うことにより当該ゲー
ト電極の幅方向に隣接した高不純物濃度領域を形成する
第２の工程、（ｃ）前記ゲート電極の幅方向の一方の側
壁を覆うマスクを形成する第３の工程、（ｄ）前記ゲー
ト電極の他方の側壁の前記第１の導電物質のみを選択的
に所要量エツチングする第４の工程を有することを要旨
とする。

望ましくは、前記第１の導電物質は、Ｗ、Ｔａ、Ｔｉ等
の高融点金属及びそれらのシリサイドを用いる。

第２の導電物質は、第１の導電物質と反応せず、高融点
金属であるｐｔ等の白金族金属を用いる。

また、第３の工程前に、第１の導電物質の幅方向両側壁
を選択的に所要量エツチングする。

第４の工程後に、ゲート電極上にＡｕ等からなる金属層
を形成する。

ＦＥＴを構成する場合は、ゲート電極両側方の高不純物
濃度領域上に、それぞれソース電極及びドレイン電極を
形成する。

［作用］ ゲート電極の幅方向両側方に形成される高不純物濃度領
域によりソース領域及びドレイン領域が形成される。第
４の工程のエツチングにより、ゲート電極とソース領域
又はドレイン領域との距離を独立に設定することが可能
となる。また、これとともにフォトリソグラフィで作成
できる線幅よりもゲート長を短縮化することが可能とな
る。

［実施例コ 以下、本発明の実施例を第１図を参照して説明する。

なお、以下の説明において、（ａ）〜（ｆ）の各項目記
号は、第１図の（ａ）〜（ｆ）のそれぞれに対応する。

（ａ）　　半絶縁性ＧａＡｓ基板１に、例えばＳｉのイ
オン注入により、ｎ型不純物層２を厚さ２００ＯＡ程度
に形成する。例えばスパッタリング法により、第１の導
電物質としてＷ５Ｓｉ３膜３を厚さ約５０００Ａ程度に
堆積する。続いて、例えばスパッタリング法により、第
２の導電物質としてｐｔ膜４を厚さ約２０００Ａ程度に
堆積する。通常のフォトリソグラフィ技術を用いて、ｐ
ｔ膜４をゲート電極形状にバターニングし、このバター
ニングされたｐｔ膜４をマスクとしてＷ５Ｓｉ３膜３の
バターニングを行い、ゲート電極５を形成する。この時
点でのゲート長は例えば１．７μｍ程度である。ゲート
電極５をマスクとして、Ｓｉのイオン注入を行い、ｎ型
高不純物濃度領域６を形成する。

（ｂ）　　基板表面の全面に、例えばＣＶＤ法により、
図示省略のＳｉＮｘ膜を形成する。８００℃の温度で１
０分間の熱処理を行ってからＳｉＮｘ膜を除去する。こ
れにより、ｎ型不純物層２及びｎ型高不純物濃度領域６
中のＳＢ＋イオンは活性化され、それぞれ所定の不純物
濃度を有する半導体層であるチャネル層７と、ゲート電
極５の幅方向両側部に隣接した高不純物濃度領域である
ｎ＋ソース領域８及びｎ４　ドレイン領域９とが形成さ
れる。

またＷ５Ｓｉ３膜３はチャネル層７にシヨ・ソトキー接
合される。ｐｔ膜４をマスクとして、Ｗ５Ｓｉ３膜３の
両側壁のサイドエツチングを行う。この場合のサイドエ
ッチ量は、ゲート・ソース間耐圧の所要値、例えば５ｖ
を確保するのに必要十分な値に調整する。このサイドエ
・ソチ量は、例えば片側０．２５μｍ程度となる。

（ｃ）　　通常のフォトリソグラフィ技術によってゲー
ト電極５の略中央部からｎ＋ソース領域８に至る部分に
フォトレジストマスク１１を形成する。

フォトレジストマスク１１とｐｔ膜４とをマスクとして
、Ｗ５　Ｓ　ｔ　３１１ｉ　３のサイドエツチングを、
ｎ＋　ドレイン領域９に隣接する側壁のみに対して行う
。この段階のサイドエッチ量は、ゲート・ドレイン間耐
圧の所要値、例えば８ないしＩＯＶを確保するのに必要
十分な量に調整する。サイドエッチ量を、例えば０．５
μｍとすれば、合計のサイドエッチ量は０．７５μｍと
なり、上記耐圧を確保することかできる。

（ｄ）　　フォトレジストマスク１１を除去後、例えば
ＣＶＤ法により、ＳｉＮｘ膜１２を形成する。

（ｅ）　　通常のフォトリソグラフィ技術により、ｐｔ
膜膜上上開口部を有するレジストマスク１３を形成し、
このレジストマスク１３をマスクとしてｐｔ膜膜上上Ｓ
ｉＮｘ膜１２を選択的に除去する。真空蒸着法により、
例えばＡｕ膜を被着させ、レジストマスク１３を除去す
ることによって不要のＡｕ膜を除去し、ゲート電極５上
にＡｕ膜１４を形成する。

（ｆ）　　適宜のマスクを形成してｎ＋ソース領域８及
びｎ＋　ドレイン領域９部分のＳｉＮｘ膜１２を選択的
に除去し、蒸着、リフトオフ法の適用により、例えばＡ
　ｕ−Ｇ　ｅ　／　Ｎ　ｉ膜からなるソース電極１５及
びドレイン電極１６を形成する。

上述したように、この実施例の製造方法によれば、ゲー
ト電極５・ｎ“ソース領域８間の距離とゲート電極５・
ｎ＋　ドレイン領域９間の距離とを独立に設定すること
ができるので、イオン注入後の熱処理に起因する高不純
物濃度領域の横方向法がりがあっても、ゲート・ソース
間耐圧とゲート・ドレイン間耐圧をそれぞれ所要値に設
定することができ、ソース抵抗の不要な増大を避けるこ
とができる。またフォトリソグラフィで作成できる線幅
よりもゲート長を短縮化することが可能となる。さらに
、ゲート電極上に形成したＡｕ膜１４により、ゲート電
極の内部等価抵抗を低くすることができて高周波特性を
一層向上させることが可能となる。

［発明の効果］ 以上説明したように、本発明によれば、半導体層とショ
ットキー接合を形成する第１の導電物質とこの第１の導
電物質とは異なる第２の導電物質との積層からなるゲー
ト電極の他方の側壁における当該節１の導電物質のみを
選択的に所要量エツチングするようにしたため、ゲート
電極・一方の高不純物濃度領域で形成されるドレイン領
域間の距離と、ゲート電極・他方の高不純物濃度領域で
形成されるソース領域間の距離とを独立に設定すること
ができてゲート・ドレイン間耐圧とゲート・ソース間耐
圧をそれぞれ所要値に設定することができる。また、フ
ォトリソグラフィで作成できる線幅以下にゲート長を短
縮化することができる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の実施例を
説明するための工程図である。 １：半絶縁性ＧａＡｓ基板、 ３：Ｗ５Ｓｉ３膜（第１の導電物質）、４：Ｐｔ膜（第
２の導電物質）、 ５：ゲート電極、 ７：チャネル層（所定の不純物濃度を有する半導体層）
、 ８：ｎ１ソース領域（高不純物濃度領域）、９　：　ｎ
”　ドレイン領域（高不純物濃度領域）、１１：フォト
レジストマスク。 代私弁理士三好秀和 （ｂ） （ｄ） （ｅ） （ｆ）

Claims (1)

1. 【特許請求の範囲】 （ａ）所定の不純物濃度を有する半導体層上に、該半導
   体層とショットキー接合を形成する第１の導電物質と該
   第１の導電物質とは異なる第２の導電物質との積層から
   なり所定幅を有するゲート電極を形成する第１の工程、 （ｂ）該ゲート電極をマスクとしてイオン注入を行うこ
   とにより当該ゲート電極の幅方向に隣接した高不純物濃
   度領域を形成する第２の工程、 （ｃ）前記ゲート電極の幅方向の一方の側壁を覆うマス
   クを形成する第３の工程、 （ｄ）前記ゲート電極の他方の側壁の前記第１の導電物
   質のみを選択的に所要量エッチングする第４の工程 を有することを特徴とする半導体装置の製造方法。