JPH01169566A - リセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサを用いたシステムにリセット信号を
出力するリセット回路に関する。

〔従来の技術〕

従来、この種のリセット回路では、リセット要求信号が
直接システムに入力されて、その結果としてプロセッサ
のバスサイクルには無関係にリセット信号をシステムに
出力している。

〔発明が解決しようとする問題点〕

上述のように、従来のリセット回路では、プロセッサの
バスサイクルに無関係なタイミングでリセット信号を出
力するため、プロセッサがバスサイクルを実行中にプロ
セッサ及びシステムにリセット信号が入力されることが
ある。

ところでバスサイクル実行中にプロセッサにリセット信
号が入力されると、プロセッサが出力する制御信号（メ
モリや入出力機器へのリード・ライト信号）が途中で終
了してしまい、制御信号が与えられていたメモリあるい
は入出力機器に以前書き込んでおいたデータが、異った
データに書き変ってしまう誤動作（ダイナミックＲＡＭ
などは行アドレスのデータ全てが書き変る）が起きると
いう問題点がある。

〔問題点を解決するための手段〕

本発明によるリセット回路は、プロセッサのバスサイク
ルに無関係なタイミングで入力されるリセット要求信号
をプロセッサからのバスアクセス開始信号により検出す
るリセット要求検出回路と。

リセット要求検出回路の検出に基づいてプロセッサから
出力される制御信号をマスクする制御信号マスク回路と
、リセット要求検出回路の検出に基づいてリセット信号
をシステムに出力するリセットパルス発生回路とを有し
、制御信号をマスクした後、リセット信号を出力するよ
うにしたことを特徴としている。

〔実施例〕

以下本発明について実施例によシ説明する。

第１図を参照して、リセット回路はリセット要求検出回
路１０．制御信号マスク回路２０．及びリセットパルス
発生回路３０を備えており、リセット要求検出回路１０
は、リセット要求信号（プロセッサのバスサイクルに無
関係なタイミングで入力される）をパスアクセス開始信
号によって検出する。ｆｔ１ｌＪ御信号マスク回路２０
はプロセッサ（図示せず）からの制御信号をマスクし、
リセットパルス発生回路３０からリセット信号が出力さ
れる。

ここで第２図も参照して、信号保持回路（以降ＦＦとす
る）１は、端子１−１に入力された信号のロウレ（ル（
Ｌレベル）からハイレベル（Ｌレベル）の変化点で端子
１−３からＬレベルを出力し、一方端子１−２の入力が
Ｌレベルになると。

端子１−３の出力は端子１−１に入力される信号の状態
に関係なくＬレベルになる。

遅延回路（以降ＤＥＬとする）２は端子２−ＩＫ大入力
れた信号を一定時間（ｔｐｄＮ）だけ遅らせて端子２−
４から出力する。そして、端子２−３がＬレベルになる
と端子２−４は端子２−１の状態に関係なくＬレベルと
なる。信号保持回路（以降ＦＦとする）３は、端子３−
１に入力された信号の状態を端子３−２に入力された信
号のＬレベルからＬレベルの変化点で端子３−４から出
力する。

端子３−３がＬレベルになると端子３−４は、端子３−
１及び３−２の状態に関係なくＬレベルとなる。

なお４及び７はオアダート（以下ＯＲという）。

５はナントゲート（以降ＮＡＮＤとする）である。

・ぐルス発生回路（以降ＰＧＥＮとする）６は、端子６
−１に入力された信号のＬレベルからＬレベルの変化点
で、端子６−３からＬレベルを出力し。

一定時間（ｔｐｄＲＡ）後、端子６−４がＬレベルとな
る。さらに一定時間（ｔｐｄＲＢ）後、端子６−３及び
６−４はＬレベルにもどる。よって、端子６−３はｔｐ
ｄＲＡ　十ｔｐｄＲＢ時間の間Ｌレベルとなシ、端子６
−４はｔｐｄＲＢ時間の間Ｌレベルとなる。

ここで、第３図も参照して、Ａはリセット要求後、プロ
セッサがバスアクセスを行なった場合を示している。

リセット要求信号Ｒ８ＴＲＱがアクティブからインアク
ティブ（ＬレベルからＬレベル）へ変化する変化点で、
ＦＦＩの端子１−３はＬレベルになる。

端子１−３がＬレベルの状態でプロセッサのパスアクセ
ス開始信号ＡＳＴＢがアクティブ（Ｌレベル）になると
、ＦＦ３の端子３−４はＬレベルとなシ。

ＯＲ７の端子７−１がＬレベルとなるため、制御信号Ｃ
ＭＤＩＮは無視され、ＯＲ７の端子７−３（出力ＣＭＤ
ＯＵＴ）はＬレベルの状態のままとなる。また。

ＯＲ４の端子４−３がＬレベル、　ＮＡＮＤ　５の端子
５−３がＬレベルとなる。この結果、　ＰＧＥＮ６の端
子６−３　（Ｒ８Ｔ）はアクティブ（Ｌレベル）となる
。

一定時間（ｔｐｄＲＡ）後端子６−４もアクティブ（Ｌ
レベル）となり、Ｆ’ＦＩとＦ’Ｆ３とはリセットされ
、端子１−３及び３−４はＬレベルになる。さらに一定
時間（ｔｐｄＲＢ）後端子６−３　（Ｒ８Ｔ）と端子６
−４とはインアクティブ（Ｌレベル）になシ。

リセット動作が終了する。

Ｂはリセット要求後一定時間（ｔ　ｐ　ｄＮ）以上プロ
セッサがバスアクセスを行なわなかった場合を示す。

リセット要求信号Ｒ８ＴＲＱによシ端子１−３がＨしベ
ルになってから一定時間（ｔｐｄＮ）以上パスアクセス
がない（バスアクセス開始信号ＡＳＴＢがインアクティ
ブ（Ｌレベル）のまま）場合、　ＤＥＬ　２の端子２−
４がＨレベルとなり、ＯＲ４の出力端子３−４がＨレベ
ル、　ＮＡＮＤ　５の出力端子５−３がＬレベルとなる
。この結果、ＰＧＥＮ６の出力端子６−３　（Ｒ８Ｔ）
はアクティブ（Ｌレベル）となる。一定時間（ｔｐｄＲ
Ａ）後出力端子６−４もアクティブ（Ｌレベル）となｆ
ｉ、ＦＦＩとＤＥＬ　２はリセットされ、出力端子１−
３及び２−４はＬレベルになる。さらに一定時間（ｔｐ
ｄＲＢ）後出力端子６−３（出力Ｒ８Ｔ）と出力端子６
−４はインアクティブ（Ｈレベル）となり、リセット動
作が終了する。

Ｃはリセット要求がない時にプロセッサがバスアクセス
を行なった場合を示している。リセット要求信号Ｒ８Ｔ
ＲＱがアクティブになっていないため。

ＦＦ３の出力端子３−４はＬレベルのままとなる。

ＯＲ７の入力端子７−１がＬレベルのため、制御信号Ｃ
ＭＤＩＮの状態がそのまま出力端子７−３（ＣＭＤＯＵ
Ｔ）に現れることになる。

〔発明の効果〕

以上説明したように本発明では、リセット要求時、リセ
ット要求信号をプロセッサのパスアクセス開始信号（ア
ドレスストローブ）により検出して、ｆロセッサが出力
する制御信号をマスクしているから、制御信号が途中で
終了することがなくなシ、メモリあるいは入出力機器の
誤動作を防ぐことができる。

【図面の簡単な説明】

第１図は本発明によるリセット回路の構成を示す図、第
２図は第１図をよシ具体的に示す図、第３図は第２図の
リセット回路動作を説明するためのタイミング図である
。 １・・・信号保持回路、２・・・遅延回路、３・・・信
号保持回路、４・・・ＯＲダート、５・・・ＮＡＮＤケ
”−ト、６・・・パルス発生回路、７・・・０Ｒｆ−）
。

Claims (1)

【特許請求の範囲】
1. １、プロセッサを備えるシステムに用いられ、プロセッ
   サのバスサイクルに無関係なタイミングで入力されるリ
   セット要求信号を該プロセッサからのバスアクセス開始
   信号により検出するリセット要求検出回路と、該リセッ
   ト要求検出回路の検出に基づいて、前記プロセッサが出
   力する制御信号をマスクする制御信号マスク回路と、前
   記リセット要求検出回路の検出に基づいて、リセット信
   号を前記システムに出力するリセットパルス発生回路と
   を有し、前記制御信号をマスクした後、前記リセット信
   号を出力するようにしたことを特徴とするリセット回路
   。