JPH01166160A

JPH01166160A - 情報処理装置

Info

Publication number: JPH01166160A
Application number: JP32271687A
Authority: JP
Inventors: Shuichi Inose; 修一猪瀬
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1987-12-22
Filing date: 1987-12-22
Publication date: 1989-06-30
Anticipated expiration: 2012-08-13
Also published as: JP2641222B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は情報処理装置、特に複数のマイクロプロセッサ
（以下ＭＰＵと言う）を有するパーソナルコンピュータ
などの情報処理装置に関するものである。

［従来の技術］近年のパーソナルコンピュータの進歩の速度には著しい
ものがあり、その中核を成すＭＰＵは、初期の４ビツト
データバスを有するものから８ビツト、１６ビツト、さ
らに３２ビツトバスへと大規模化・高速化されている。

パーソナルコンピュータもこのＭＰＵチップの進歩に伴
ってより上位のＭＰＵを用いるものへと発展しつつある
。

［発明が解決しようとする問題点］ところが、ＭＰＵの変更に伴って生じる重大な問題は、
ソフトウェアの互換性の問題である０例えば、８ビツト
から１６ビツトのＭＰＵに移行しり際、８ビツトマシン
で開発されたソフトウェアは１６ビツトマシンで全く使
用することができず、ユーザは新たな１６ビツトマシン
で動作可能なソフトウェアの開発を待たなければならな
かった。

一方で、ソフトウェアによっては新しいＭＰＵになって
も従来のＭＰＵのままで充分な速度を得られるものも多
い、そこで、新旧の２つのＭＰＵを搭載し、ソフトウェ
アによってマニュアルで一方のＭＰＵのみを選択して動
作させるパーソナルコンピュータも考えられている。

ところが、従来のこの種の装置では、複数のＭＰＵのう
ち一方のＭＰＵの動作を完全に停止させて使用するため
、下位のＭＰＵを動作させる場合には上位のＭＰＵその
ものおよび上位のＭＰＵに合わせて構成されたハードウ
ェア環境が無駄になるという問題がある。

第７図は従来のパーソナルコンピュータの構造を示して
いる。８７図の装置では複数のＭＰＵ１．１’が設けら
れており、これらのいずれかが選択されて動作する。

ＭＰＵ１．１′のシステムバス２１には次のような各部
が接続されている。符号２で示されるものはＲＡＭで、
プログラムおよびデータの記憶に、用いられる。符号３
はＲＯＭで、イニシャルプログラムロードおよび基本的
な入出カプログラムなどが格納される。

符号４はＤＭＡＣ（ＤＭＡコントローラ）で。

ＭＰＵの制御を介さずに高速でデータ転送を行なうため
に設けられている。システムバス２１の右側の各部は入
出力部で、一般にパーソナルコンピュータではキーボー
ド６、ＣＲＴデイスプレィ８、フロッピーまたはハード
ディスク装置１０などが接続される。

これらの入出力装置はそれぞれの装置に対応する入出力
制御部５．７．９を介して接続される。

さらに、プリンタに対するデータ出力を行なうパラレル
ボートあるいは通信回線に接続するためのシリアルボー
トなどを含む入出力装置１１が接続される。

このような構成では、一方のＭＰＵ１′にリセット信号
を入力すると、ＭＰＵＩ’は完全に動作を停止する。こ
れにより、ＭＰＵ１を使用するソフトウェアは走行可能
となるが、ＭＰＵ１′に特有なハードウェア資源が無駄
になってしまう。

ｃ問題点を解決するための手段］以上の問題点を解決するために、本発明においては、複
数のマイクロプロセッサを有し、所定のマイクロプロセ
ッサが装置全体の動作を制御するマスタプロセッサとし
て動作する情報処理装置において、マスタプロセッサが
記憶装置とのデータ入出力に用いる第１のシステムバス
と、データ入出力を行なう複数の周辺装置が接続された
スレーブプロセッサが用いる第２のシステムバスと、前
記複数のマイクロプロセッサのうち所定のプロセッサを
マスタプロセッサとして前記第１のシステムバスに接続
するとともに他のマイクロプロセッサをスレーブプロセ
ッサとして前記第２のシステムバスに接続する切換手段
を設け、複数のマイクロプロセッサのうち所望のマイク
ロプロセッサをマスタプロセッサとして他のマイクロプ
ロセッサをスレーブプロセッサとして使いわける構成を
採用した。

［作　用］以上の構成によれば、マスクＭＰＵとなるＭＰＵを自由
に選択することができ、しかもマスタＭＰＵではないＭ
ＰＵをスレーブＭＰＵとして用いることができる。

［実施例］以下、図面に示す実施例に基づき、本発明を詳細に説明
する。なお、以下の実施例では従来例と同一または相当
する部材には同一符号を付し、その詳細な説明は省略す
る。

第１図は本発明を採用したパーソナルコンピュータの構
造を示している。その構造で第７図の従来例と異なって
いる部分は、システムバスがＭＰＵ１．１　′にそれぞ
れ対応して符号２１．４１で示す２木のものが設けられ
ている点である。

システムバス２１．４１はアドレスおよび７”　−タバ
スとさらにそれぞれのＭＰＵ１．１　’に対応したＤＭ
Ａ信号線、割込信号線などから構成される。システムバ
ス２１．４１とＭＰＵ１．１”、ＲＡＭ２、ＲＯＭ３は
それぞれ符号２２〜２９で示される信号線によって接続
される。符号４〜１１で示される周辺装置はシステムバ
ス２１に全て接続される。一方、ＲＡＭ２およびＲＯＭ
３はいずれのＭＰＵがマスターＭＰＵであってもシステ
ムバス２工ないし４１を介して直接アクセス可能になっ
ている。

本実施例では、符号２〜１１で示される各周辺装置（入
出力装置）に対するアクセスは全てシステムバス２１を
介して行なわれる。また、システムバス４１はマスタＭ
ＰＵが主記憶装置、すなわちＲＡＭ２、ＲＯＭ３との間
でデータ入出力を行なうためだけに用いられる。

ＭＰＵＩ、１′はいすゞれもマスタＭＰＵとなり得るが
、いずれかのＭＰＵがマスクＭＰＵとなる場合には他方
のＭＰＵがスレーブＭＰＵとなる。

従ってマスクＭＰＵにはシステムバス４１が、またスレ
ーブＭＰＵにはシステムバス２１が接続すれることにな
る。

−たとえば、ＭＰＵ　１がマスターＭＰＵとして動作す
る場合には、ＭＰＵＩ’はスレーブＭＰＵとなって周辺
装置に対する入出力はＭＰＵ１′の制御を介して行なわ
れる。ＭＰＵ１．ｌ’はそれぞれ割込信号線３８．３９
で接続され、互いに割込を掛は合うことで制御を引き渡
す、この制御の切換については後に詳述する。

ＭＰＵＩがマスターＭＰＵとなる場合は、システムバス
２１との間の信号線２２を切断し、システムバス４１を
使用してデータアクセスを行なう、各周辺装置に対する
入出力はＭＰＵＩ’を介して行なう、この時、ＭＰＵ　
１とシステムバス２１．４１との間で信号線を切り変え
る構成を第２図に示す。

第２図に示すように、ＭＰＵ　１はバストランシーバ１
０２．１０６、バスドライバ１０３．１０４．１０７．
１０８およびバスレシーバ１０５．１０９を介してシス
テムバス２１．４１に接続されている。各トランシーバ
、ドライバ、レシーバとＭＰＵＩは信号線１１５〜１１
８によって接続されている。また、トランシーバ、ドラ
イバ、レシーバとシステムバス２１．４１の間は信号線
１１１〜１１４および１１９〜１２２によって接続され
ている。信号線ｌｌｌ〜１１４．１１９〜１２２はそれ
ぞれ第１図の信号線２２および２３に相当するものであ
る。

これらのうち、パストランシーバ１０２゜１０６はそれ
ぞれのシステムバス２１．４１のデータバスと接続され
る。また、バスドライバ１０３．１０７はシステムバス
のうちアドレスバスに接続される。さらに、バスドライ
バ１０４゜１０８およびバスレシーバ１０５，１０９は
それぞれのバスのＤＭＡおよびＩＲＱ（割込）信号線と
の接続に用いられる。

第３図（Ａ）〜（Ｃ）に上記のパストランシーバ、ドラ
イバ、レシーバの構成を示す、各素子はそれぞれ符号Ｃ
１、Ｃ３、Ｃ４で示すゲートイネーブル信号によってデ
ータの入出力タイミングを決定される。また、第３図（
Ａ）のパストランシーバのみはもう１つの入力信号を持
つ。

すなわち、データの入出力方向を決める信号線Ｃ２であ
る。第３図（Ａ）のパストランシーバでは、ｄＯ−ｄｎ
の各信号線を用いてＭＰＵＩとの間で信号入出力を行な
う、バスとの間のデータ入出力は信号線ＤＯ〜Ｄｎｌを
介して行なわれる。

この信号線ＤＯ−Ｄｎｌは、例えば第２図の入出力装置
１１１ないし１１９に相当する。信号線Ｄ　Ｏ”　Ｄ　
ｎ　１の数は、システムバス２１．４１の構成に応じて
異なっていても構わない。

第３図（Ｂ）、（Ｃ）　（７）信号線ａ　Ｏ−ａ　ｎ　
２およびｂＯ−ｂｎ３はＭＰＵＩとの間の信号線、Ａ　
Ｏ−Ａ　ｎ　２およびＢＯ−Ｂｎ３は各システムバスと
の間の信号線である。各信号線ＡＯ〜Ａｎ２およびＢ　
Ｏ−Ｂ　ｎ　３はその信号線がＲＯＭ３に接続されるか
、あるいはＤＭＡＣ４に接続されるものかに応じてアド
レスバスまたはＤＭＡ、ないしＩＲＱ信号線と接続され
る。

いずれのＭＰＵがマスクＭＰＵとして使用されるかに応
じて上記の構成によってシステムバスが切り換えられる
が、これと同様にＲＡＭ２も第４図に示すような構成に
よっていずれかのバスに接続される。

第４図に示すように、ＲＡＭ２はパストランシーバ２０
２．２０５、パスレシーバ２０３゜２０４．２０６，２
０７を介してシステムバス２１または４１のいずれかに
接続される。各トランシーバ、ドライバ、レシーバの構
成は第３図に示したものと同様で、それぞれＲＡＭ２を
システムバス２１ないし４１のいずれかに接続するよう
に動作する。

次に、第５図、第６図のフローチャートを参照して以上
の構成における動作について説明する。

第５図はシステムの電源が投入される、あるいはリセッ
トスイッチが操作された直後の制御ルーチンを示してい
る。この制御ルーチンはＲＯＭ３に格納される。この制
御プログラムはＭＰＵ　１ないし１′のいずれかによっ
て実行される。また、本プログラムでは、磁気ディスク
装置１０は２つのドライブＡ、Ｂを有するフロッピーデ
ィスク装置であるものとする。

第５図の制御では、いずれのＭＰＵをマスターＭＰＵと
するかは起動時にフロッピーディスク装置のＡ、Ｈの２
つのドライブのいずれにシステムディスクが挿入されて
いるかによって決定される。

従って、第５図のステップＳ１１ではシステムディスク
がフロッピーディスク装置のＡ、Ｈのいずれのドライブ
に挿入されているかを判定する。

ドライブＡにシステムディスクが挿入されていればステ
ップＳ１２へ、Ｂに挿入されていればステップ５１５に
移行する。ステップＳ１２ではＭＰＵＩをマスターＭＰ
Ｕに、ＭＰＵＩ”をスレーブＭＰＵとする。このため、
第１図の信号線２３．２４を接続し、信号＆１２２．２
５を遮断する。

次にステップＳ１３ではスレーブであるＭＰＵ１′に入
出力処理ルーチンを渡す。この場合、第６図に示すよう
にＭＰＵ　ｌ、１′は割込信号線３８．３９（第２図）
を介して割込をかけあうことで制御の切換を行なう。制
御に必要なパラメータはＲＡＭＺ上の所定領域を用いて
受は渡される。

例えば、外部記憶装置への書込が必要になった場合、Ｒ
ＡＭ２の所定のパラメータ領域に磁気ディスク装置への
書込コマンド、転送すべきデータエリアの先頭アドレス
、転送データ量などの情報を書き込む。マスターである
ＭＰＵＩが第６図のステップＳ２１でこの処理を行なう
と、ＭＰＵ１はＭＰＵＩ’に割込信号線３８を介して割
込をかけ、これによってＭＰＵ１′は割込ルーチンを開
始する。

まず、ステップＳ２３では所定のパラメータエリアから
受は渡された各種パラメータを読み出し、続いてステッ
プＳ２４においてλカパラメータに応じた処理を行なう
。

ここではステップＳ２３で受は渡されたパラメータに対
応してドライブ機構の起動、シリンダ、セクタ、データ
長、ヘッド位置の制御などの低レベルな制御が行なわれ
る。

さらにステップ３２５で、ステップＳ２４の処理によっ
て得られたデータ、例えば前記のディスクへの書込の場
合には書込の良否を示すデータをパラメータ領域に格納
し、ＭＰＵ１′は割込信号線３９を介してＭＰＵ　１に
割込をかける。これにより、ＭＰＵ　ｌはＭＰＵ１′の
入出カル−チンが終了したことを知る。

ステップＳ２２ではＭＰＵ１は所定のパラメータ領域か
ら出力データを取り込む。上記の書込処理の場合には、
書込処理の良否を示すコードが読み出され、入出力結果
が認識される。上記のＭＰＵ１′から１への切換は、第
５図ではステップＳ１４に示されている。

再び第５図において、ステップＳｌｌでドライブＢにシ
ステムディスクが挿入されていた場合には、ステップ３
１５〜Ｓ１７でステップ３１２〜Ｓ１４に対応する処理
を行なう。

ここではＭＰＵ１′がマスター、ＭＰＵＩがスレーブＭ
ＰＵとなる。ステップＳＬ５〜３１７の処理はバスの切
換方法、およびルーチンの引渡し方向が異なるだけで、
ステップ５１２〜５１４とほとんど同様で、ある。

以上の構成によれば、走行させたいソフトウェアに適し
たＭＰＵ　１ないしＭＰＵＩ’をフロッピーディスクの
挿入ドライブを切り換えるだけで容易に変更できる。一
方のＭＰＵがマスターとなる場合には必ず他方のＭＰＵ
がスレーブとなり、パラメータ、出力データなどの受渡
しに用いられるメモリ領域を除いて入出力制御ルーチン
はスレーブＭＰＵによって制御される。

従って、ユーザは過去に蓄積したソフトウェア資産を無
駄にすることなく、有効に利用できる。

例えば、ＭＰＵ１．１　”が互いに同じファミリーの上
位、下位のＭＰＵである場合には、下位のＭＰＵを用い
た旧型の装置で開発されたソフトウェアを無駄にするこ
となく有効に利用できる。

また、ユーザがＭＰＵ１．１′のうち下位のＭＰＵを用
いた装置をすでに所有しているような場合には、わざわ
ざソフトウェアを買いなおさなぐても徐々に上位のＭＰ
Ｕを利用するソフトウェアに移行できるという優れた効
果がある。

特に同じファ奔牽ミリのＭＰＵＩ、１′として用いる場
合には同じＤＭＡＣを利用できることが多いから、いず
れのＭＰＵをマスクとしても高速なデータ転送を行なえ
る利点がある。

また、入出力制御をスレーブＭＰＵに行なわせるように
しているので、スレーブＭＰＵが入出力を制御している
間１例えば第６図のステップ３２３〜Ｓ２５の間の波線
の期間では、ＭＰＵ　ｌは別の処理を行なうことができ
る。

例えばプリンタに大量のデータを転送するような場合、
あらかじめＲＡＭに記録データを用意し、以後プリント
アウトのルーチンをスレーブに行なわせることによって
、すぐに他のデータ処理に移行することができる。

このため、装置の処理速度を著しく向上できるという利
点がある。なお、スレーブＭＰＵが入出力制御を行なっ
ている間にＲＡＭにアクセスする必要が生じ、このタイ
ミングがマスターＭＰＵのＲＡＭアクセスタイミングに
ぶつかった場合には、先にアクセスしている方のＭＰＵ
の処理が継続され、あとからアクセスが必要になったＭ
ＰＵの方が処理を待つ。

以上ではフロッピーディスクの挿入ドライブによりＭＰ
Ｕの切換を行なっているが、デイツプスイッチ、キーボ
ードの特定のキー操作などにより切換を行なっても良い
のは勿論である。

［発明の効果］以上から明らかなように、本発明によれば、複数のマイ
クロプロセッサを有し、所定のマイクロプロセッサが装
置全体の動作を制御するマスタプロセッサとして動作す
る情報処理装置において、マスタプロセッサが記憶装置
とのデータ入出力に用いる第１のシステムバスと、デー
タ入出力を行なう複数の周辺装置が接続されたスレーブ
プロセッサが用いる第２のシステムバスと、前記複数の
マイクロプロセッサのうち所定のプロセッサをマスタプ
ロセッサとして前記第１のシステムバスに接続するとと
もに他のマイクロプロセッサをスレーブプロセッサとし
て前記第２のシステムバスに接続する切換手段を設け、
複数のマイクロプロセッサのうち所望のマイクロプロセ
ッサをマスタプロセッサとして他のマイクロプロセッサ
をスレーブプロセッサとして使いわける構成を採用して
いるので、マスクＭＰＵとなるＭＰＵを自由に選択する
ことができ、しかもマスクＭＰＵではないＭＰＵをスレ
ーブＭＰＵとして用いることができるから、ＭＰＵの品
種により制限されるソフトウェアの使用可能範囲を拡大
するとともに、低木準の入出力処理をスレーブＭＰＵに
行なわせることにより処理効率を向上できる。また、複
数のＭＰＵが同一ファミリのＭＰＵにより構成されてい
る場合には、スレーブＭＰＵが実行する低水準の入出カ
プログラムはほとんど共有でき、ソフトウェア効率を低
下させることがないなどの優れた利点がある。

【図面の簡単な説明】

第１図は本発明を、採用した情報処理装置の一例として
パーソーナルコンピュータの構造を示したブロック図、
第２図は第１図のＭＰＵ周辺の構造を示したブロック図
、第３図（Ａ）〜（Ｃ）はそれぞれ第２図中の回路素子
の構造を示したブロック図、第４図は第２図のＲＡＭ周
辺の構造を示したブロック図、第５図はシステム起動時
の制御ルー１．１′・・・ＭＰＵ　　２・・・ＲＡＭ３
・・・ＲＯＭ　　　　　４・・・ＤＭＡＣ６・・・キー
ボード　　８・・・ＣＲＴデイスプレィ１０・・・磁気
ディスク装置１１・・・入出力装置　２１・・・システムバス２２・
・・信号＆ｌ　　　３８．３９・・・割込信号線４１・
・・システムバス１０２　、１０Ｂ、　２０２　、２０５・・・パストラ
ンシーバ１０３　、１０４　、１０７　、１０８・・・
バスドライバ１０５　、１０９　、２０３　、２０４・
・・パスレシーバ２０８　、２０７・・・パスレシーバＭＰＵ　ＫＩ辺の７０ツクつ第２図第３図牛１」勿Ｐ！’り負のフｏ−＋ｐ−ト記第５因

Claims

【特許請求の範囲】１）複数のマイクロプロセッサを有し、所定のマイクロ
プロセッサが装置全体の動作を制御するマスタプロセッ
サとして動作する情報処理装置において、マスタプロセッサが記憶装置とのデータ入出力に用いる
第１のシステムバスと、データ入出力を行なう複数の周辺装置が接続されたスレ
ーブプロセッサが用いる第２のシステムバスと、前記複数のマイクロプロセッサのうち所定のプロセッサ
をマスタプロセッサとして前記第１のシステムバスに接
続するとともに他のマイクロプロセッサをスレーブプロ
セッサとして前記第２のシステムバスに接続する切換手
段を設け、複数のマイクロプロセッサのうち所望のマイクロプロセ
ッサをマスタプロセッサとして他のマイクロプロセッサ
をスレーブプロセッサとして使いわけることを特徴とす
る情報処理装置。２）起動時に所定のマイクロプロセッサが所定の制御手
順に基づきマスタプロセッサと成るマイクロプロセッサ
を決定することを特徴とする特許請求の範囲第１項に記
載の情報処理装置。３）前記所定の制御手順を格納した記憶媒体を読み取る
装置に複数の記憶媒体装填部が設けられ、起動時に選択
されている記憶媒体装填部に応じてマスタプロセッサと
成るマイクロプロセッサが決定されることを特徴とする
特許請求の範囲第２項に記載の情報処理装置。