JP2641222B2 - 情報処理装置 - Google Patents
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- JP2641222B2 JP2641222B2 JP62322716A JP32271687A JP2641222B2 JP 2641222 B2 JP2641222 B2 JP 2641222B2 JP 62322716 A JP62322716 A JP 62322716A JP 32271687 A JP32271687 A JP 32271687A JP 2641222 B2 JP2641222 B2 JP 2641222B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置、特に複数のマイクロプロセッ
サ（以下MPUと言う）を有するパーソナルコンピュータ
などの情報処理装置に関するものである。
サ（以下MPUと言う）を有するパーソナルコンピュータ
などの情報処理装置に関するものである。
［従来の技術］ 近年のパーソナルコンピュータの進歩の速度には著し
いものがあり、その中核を成すMPUは、初期の４ビット
データバスを有するものから８ビット、16ビット、さら
に32ビットバスへと大規模化・高速化されている。パー
ソナルコンピュータもこのMPUチップの進歩に伴ってよ
り上位のMPUを用いるものへと発展しつつある。
いものがあり、その中核を成すMPUは、初期の４ビット
データバスを有するものから８ビット、16ビット、さら
に32ビットバスへと大規模化・高速化されている。パー
ソナルコンピュータもこのMPUチップの進歩に伴ってよ
り上位のMPUを用いるものへと発展しつつある。
［発明が解決しようとする問題点］ ところが、MPUの変更に伴って生じる重大な問題は、
ソフトウェアの互換性の問題である。例えば、８ビット
から16ビットのMPUに移行した際、８ビットマシンで開
発されたソフトウェアは16ビットマシンで全く使用する
ことができず、ユーザは新たな16ビットマシンで動作可
能なソフトウェアの開発を待たなければならなかった。
ソフトウェアの互換性の問題である。例えば、８ビット
から16ビットのMPUに移行した際、８ビットマシンで開
発されたソフトウェアは16ビットマシンで全く使用する
ことができず、ユーザは新たな16ビットマシンで動作可
能なソフトウェアの開発を待たなければならなかった。
一方で、ソフトウェアによっては新しいMPUになって
も従来のMPUのままで充分な速度を得られるものも多
い。そこで、新旧の２つのMPUを搭載し、ソフトウェア
によってマニュアルで一方のMPUのみを選択して動作さ
せるパーソナルコンピュータも考えられている。
も従来のMPUのままで充分な速度を得られるものも多
い。そこで、新旧の２つのMPUを搭載し、ソフトウェア
によってマニュアルで一方のMPUのみを選択して動作さ
せるパーソナルコンピュータも考えられている。
ところが、従来のこの種の装置では、複数のMPUのう
ち一方のMPUの動作を完全に停止させて使用するため、
下位のMPUを動作させる場合には上位のMPUそのものおよ
び上位のMPUに合わせて構成されたハードウェア環境が
無駄になるという問題がある。
ち一方のMPUの動作を完全に停止させて使用するため、
下位のMPUを動作させる場合には上位のMPUそのものおよ
び上位のMPUに合わせて構成されたハードウェア環境が
無駄になるという問題がある。
第７図は従来のパーソナルコンピュータの構造を示し
ている。第７図の装置では複数のMPU1、１′が設けられ
ており、これらのいずれかが選択されて動作する。
ている。第７図の装置では複数のMPU1、１′が設けられ
ており、これらのいずれかが選択されて動作する。
MPU1、１′のシステムバス21には次のような各部が接
続されている。符号２で示されるものはRAMで、プログ
ラムおよびデータの記憶に用いられる。符号３はROM
で、イニシャルプログラムロードおよび基本的な入出力
プログラムなどが格納される。
続されている。符号２で示されるものはRAMで、プログ
ラムおよびデータの記憶に用いられる。符号３はROM
で、イニシャルプログラムロードおよび基本的な入出力
プログラムなどが格納される。
符号４はDMAC（DMAコントローラ）で、MPUの制御を介
さずに高速でデータ転送を行なうために設けられてい
る。システムバス21の右側の各部は入出力部で、一般に
パーソナルコンピュータではキーボード６、CRTディス
プレイ８、フロッピーまたはハードディスク装置10など
が接続される。
さずに高速でデータ転送を行なうために設けられてい
る。システムバス21の右側の各部は入出力部で、一般に
パーソナルコンピュータではキーボード６、CRTディス
プレイ８、フロッピーまたはハードディスク装置10など
が接続される。
これらの入出力装置はそれぞれの装置に対応する入出
力制御部５、７、９を介して接続される。さらに、プリ
ンタに対するデータ出力を行うパラレルポートあるいは
通信回線に接続するためのシリアルポートなどの含む入
出力装置11が接続される。
力制御部５、７、９を介して接続される。さらに、プリ
ンタに対するデータ出力を行うパラレルポートあるいは
通信回線に接続するためのシリアルポートなどの含む入
出力装置11が接続される。
このような構成では、一方のMPU1′にリセット信号を
入力すると、MPU1′は完全に動作を停止する。これによ
り、MPU1を使用するソフトウェアは走行可能となるが、
MPU1′に特有なハードウェア資源が無駄になってしま
う。
入力すると、MPU1′は完全に動作を停止する。これによ
り、MPU1を使用するソフトウェアは走行可能となるが、
MPU1′に特有なハードウェア資源が無駄になってしま
う。
［問題点を解決するための手段］ 以上の問題点を解決するために、本発明において、情
報処理装置に、第１、第２のマイクロプロセッサと、主
記憶装置に接続された第１のシステムバスと、周辺装置
に接続された第２のシステムバスと、前記第１、第２の
マイクロプロセッサの任意の一方をマスタプロセッサ、
他方をスレーブプロセッサとして選択する選択手段と、
該選択手段により選択されたマスタプロセッサを前記第
１のシステムバスに接続するとともに前記第２のシステ
ムバスとは非接続とし、前記選択手段により選択された
スレーブプロセッサを前記第２のシステムバスに接続す
るとともに前記第１のシステムバスとは非接続とする切
換手段とを設け、前記マスタプロセッサは前記第１のシ
ステムバスを介して前記主記憶装置へアクセスし、前記
スレーブプロセッサが前記第２のシステムバスを介して
前記周辺装置とのデータ入出力を行なうようにした。
報処理装置に、第１、第２のマイクロプロセッサと、主
記憶装置に接続された第１のシステムバスと、周辺装置
に接続された第２のシステムバスと、前記第１、第２の
マイクロプロセッサの任意の一方をマスタプロセッサ、
他方をスレーブプロセッサとして選択する選択手段と、
該選択手段により選択されたマスタプロセッサを前記第
１のシステムバスに接続するとともに前記第２のシステ
ムバスとは非接続とし、前記選択手段により選択された
スレーブプロセッサを前記第２のシステムバスに接続す
るとともに前記第１のシステムバスとは非接続とする切
換手段とを設け、前記マスタプロセッサは前記第１のシ
ステムバスを介して前記主記憶装置へアクセスし、前記
スレーブプロセッサが前記第２のシステムバスを介して
前記周辺装置とのデータ入出力を行なうようにした。
［作用］ 本発明では、以上の構成により、第１、第２のマイク
ロプロセッサの任意の一方をマスタプロセッサ、他方を
スレーブプロセッサとして選択し、選択されたマスタプ
ロセッサを前記第１のシステムバスに接続するとともに
前記第２のシステムバスとは非接続とし、選択されたス
レーブプロセッサを前記第２のシステムバスに接続する
とともに前記第１のシステムバスとは非接続として、前
記マスタプロセッサが前記第１のシステムバスを介して
前記主記憶装置へアクセスし、前記スレーブプロセッサ
が前記第２のシステムバスを介して前記周辺装置とのデ
ータ入出力を行なうようにした。
ロプロセッサの任意の一方をマスタプロセッサ、他方を
スレーブプロセッサとして選択し、選択されたマスタプ
ロセッサを前記第１のシステムバスに接続するとともに
前記第２のシステムバスとは非接続とし、選択されたス
レーブプロセッサを前記第２のシステムバスに接続する
とともに前記第１のシステムバスとは非接続として、前
記マスタプロセッサが前記第１のシステムバスを介して
前記主記憶装置へアクセスし、前記スレーブプロセッサ
が前記第２のシステムバスを介して前記周辺装置とのデ
ータ入出力を行なうようにした。
［実施例］ 以下、図面に示す実施例に基づき、本発明を詳細に説
明する。なお、以下の実施例では従来例と同一または相
当する部材には同一符号を付し、その詳細な説明は省略
する。
明する。なお、以下の実施例では従来例と同一または相
当する部材には同一符号を付し、その詳細な説明は省略
する。
第１図は本発明を採用したパーソナルコンピュータの
構造を示している。その構造で第７図の従来例と異なっ
ている部分は、システムバスがMPU1、１′にそれぞれ対
応して符号21、41で示す２本のものが設けられている点
である。
構造を示している。その構造で第７図の従来例と異なっ
ている部分は、システムバスがMPU1、１′にそれぞれ対
応して符号21、41で示す２本のものが設けられている点
である。
システムバス21、41はアドレスおよびデータバスとさ
らにそれぞれのMPU1、１′に対応したDMA信号線、割込
信号線などから構成される。システムバス21、41とMPU
1、１′、RAM2、ROM3はそれぞれ符号22〜29で示される
信号線によって接続される。符号４〜11で示される周辺
装置はシステムバス21に全て接続される。一方、RAM2お
よびROM3はいずれのMPUがマスターMPUであってもシステ
ムバス21ないし41を介して直接アクセス可能になってい
る。
らにそれぞれのMPU1、１′に対応したDMA信号線、割込
信号線などから構成される。システムバス21、41とMPU
1、１′、RAM2、ROM3はそれぞれ符号22〜29で示される
信号線によって接続される。符号４〜11で示される周辺
装置はシステムバス21に全て接続される。一方、RAM2お
よびROM3はいずれのMPUがマスターMPUであってもシステ
ムバス21ないし41を介して直接アクセス可能になってい
る。
本実施例では、符号２〜11で示される各周辺装置（入
出力装置）に対するアクセスは全てシステムバス21を介
して行なわれる。また、システムバス41はマスタMPUが
主記憶装置、すなわちRAM2、ROM3との間でデータ入出力
を行なうためだけに用いられる。
出力装置）に対するアクセスは全てシステムバス21を介
して行なわれる。また、システムバス41はマスタMPUが
主記憶装置、すなわちRAM2、ROM3との間でデータ入出力
を行なうためだけに用いられる。
MPU1、１′はいずれもマスタMPUとなり得るが、いず
れかのMPUがマスタMPUとなる場合には他方のMPUがスレ
ーブMPUとなる。従ってマスタMPUにはシステムバス41
が、またスレーブMPUにはシステムバス21が接続される
ことになる。
れかのMPUがマスタMPUとなる場合には他方のMPUがスレ
ーブMPUとなる。従ってマスタMPUにはシステムバス41
が、またスレーブMPUにはシステムバス21が接続される
ことになる。
たとえば、MPU1がマスターMPUとして動作する場合に
は、MPU1′はスレーブMPUとなって周辺装置に対する入
出力はMPU1′の制御を介して行なわれる。MPU1、１′は
それぞれ割込信号線38、39で接続され、互いに割込を掛
け合うことで制御を引き渡す。この制御の切換について
は後に詳述する。
は、MPU1′はスレーブMPUとなって周辺装置に対する入
出力はMPU1′の制御を介して行なわれる。MPU1、１′は
それぞれ割込信号線38、39で接続され、互いに割込を掛
け合うことで制御を引き渡す。この制御の切換について
は後に詳述する。
MPU1がマスターMPUとなる場合は、システムバス21と
の間の信号線22を切断し、システムバス41を使用してデ
ータアクセスを行なう。各周辺装置に対する入出力はMP
U1′を介して行なう。この時、MPU1とシステムバス21、
41との間で信号線を切り変える構成を第２図に示す。
の間の信号線22を切断し、システムバス41を使用してデ
ータアクセスを行なう。各周辺装置に対する入出力はMP
U1′を介して行なう。この時、MPU1とシステムバス21、
41との間で信号線を切り変える構成を第２図に示す。
第２図に示すように、MPU1はバストランシーバ102、1
06、バスドライバ103、104、107、108およびバスレシー
バ105、109を介してシステムバス21、41に接続されてい
る。各トランシーバ、ドライバ、レシーバとMPU1は信号
線115〜118によって接続されている。また、トランシー
バ、ドライバ、レシーバとシステムバス21、41の間は信
号線111〜114および119〜122によって接続されている。
信号線111〜114、119〜122はそれぞれ第１図の信号線22
および23に相当するものである。
06、バスドライバ103、104、107、108およびバスレシー
バ105、109を介してシステムバス21、41に接続されてい
る。各トランシーバ、ドライバ、レシーバとMPU1は信号
線115〜118によって接続されている。また、トランシー
バ、ドライバ、レシーバとシステムバス21、41の間は信
号線111〜114および119〜122によって接続されている。
信号線111〜114、119〜122はそれぞれ第１図の信号線22
および23に相当するものである。
これらのうち、バストランシーバ102、106はそれぞれ
のシステムバス21、41のデータバスと接続される。ま
た、バスドライバ103、107はシステムバスのうちアドレ
スバスに接続される。さらに、バスドライバ104、108お
よびバスレシーバ105、109はそれぞれのバスDMAおよびI
RQ（割込）信号線との接続に用いられる。
のシステムバス21、41のデータバスと接続される。ま
た、バスドライバ103、107はシステムバスのうちアドレ
スバスに接続される。さらに、バスドライバ104、108お
よびバスレシーバ105、109はそれぞれのバスDMAおよびI
RQ（割込）信号線との接続に用いられる。
第３図（Ａ）〜（Ｃ）に上記のバストランシーバ、ド
ライバ、レシーバの構成を示す。各素子はそれぞれ符号
C1、C3、C4で示すゲートイネーブル信号によってデータ
の入出力タイミングを決定される。また、第３図（Ａ）
のパストランシーバのみはもう１つの入力信号を持つ。
ライバ、レシーバの構成を示す。各素子はそれぞれ符号
C1、C3、C4で示すゲートイネーブル信号によってデータ
の入出力タイミングを決定される。また、第３図（Ａ）
のパストランシーバのみはもう１つの入力信号を持つ。
すなわち、データの入出力方向を決める信号線C2であ
る。第３図（Ａ）のパストランシーバでは、d0〜dnの各
信号線を用いてMPU1との間で信号入出力を行なう。バス
との間のデータ入出力は信号線D0〜Dn1を介して行なわ
れる。この信号線D0〜Dn1は、例えば第２図の入出力装
置111ないし119に相当する。信号線D0〜Dn1の数は、シ
ステムバス21、41の構成に応じて異なっていても構わな
い。
る。第３図（Ａ）のパストランシーバでは、d0〜dnの各
信号線を用いてMPU1との間で信号入出力を行なう。バス
との間のデータ入出力は信号線D0〜Dn1を介して行なわ
れる。この信号線D0〜Dn1は、例えば第２図の入出力装
置111ないし119に相当する。信号線D0〜Dn1の数は、シ
ステムバス21、41の構成に応じて異なっていても構わな
い。
第３図（Ｂ）、（Ｃ）の信号線a0〜an2およびb0〜bn3
はMPU1との間の信号線、A0〜An2およびB0〜Bn3は各シス
テムバスとの間の信号線である。各信号線A0〜An2およ
びB0〜Bn3はの信号線がROM3に接続されるか、あるいはD
MAC4に接続されるものかに応じてアドレスバスまたはDM
A、ないしIRQ信号線と接続される。
はMPU1との間の信号線、A0〜An2およびB0〜Bn3は各シス
テムバスとの間の信号線である。各信号線A0〜An2およ
びB0〜Bn3はの信号線がROM3に接続されるか、あるいはD
MAC4に接続されるものかに応じてアドレスバスまたはDM
A、ないしIRQ信号線と接続される。
いずれのMPUがマスタMPUとして使用されるかに応じて
上記の構成によってシステムバスが切り換えられるが、
これと同様にRAM2も第４図に示すような構成によってい
ずれかのバスに接続される。
上記の構成によってシステムバスが切り換えられるが、
これと同様にRAM2も第４図に示すような構成によってい
ずれかのバスに接続される。
第４図に示すように、RAM2はバストランシーバ202、2
05、バスレシーバ203、204、206、207を介してシステム
バス21または41のいずれかに接続される。各トランシー
バ、ドライバ、レシーバの構成は第３図に示したものと
同様で、それぞれRAM2をシステムバス21ないし41のいず
れかに接続するように動作する。
05、バスレシーバ203、204、206、207を介してシステム
バス21または41のいずれかに接続される。各トランシー
バ、ドライバ、レシーバの構成は第３図に示したものと
同様で、それぞれRAM2をシステムバス21ないし41のいず
れかに接続するように動作する。
次に、第５図、第６図のフローチャートを参照して以
上の構成における動作について説明する。
上の構成における動作について説明する。
第５図はシステムの電源が投入される。あるいはリセ
ットスイッチが操作された直後の制御ルーチンを示して
いる。この制御ルーチンはROM3に格納される。この制御
プログラムはMPU1ないし１′のいずれかによって実行さ
れる。また、本プログラムでは、磁気ディスク装置10は
２つのドライブＡ、Ｂを有するフロッピーディスク装置
であるものとする。
ットスイッチが操作された直後の制御ルーチンを示して
いる。この制御ルーチンはROM3に格納される。この制御
プログラムはMPU1ないし１′のいずれかによって実行さ
れる。また、本プログラムでは、磁気ディスク装置10は
２つのドライブＡ、Ｂを有するフロッピーディスク装置
であるものとする。
第５図の制御では、いずれのMPUをマスターMPUとする
かは起動時にフロッピーディスク装置のＡ、Ｂの２つの
ドライブのいずれにシステムディスクが挿入されている
かによって決定される。
かは起動時にフロッピーディスク装置のＡ、Ｂの２つの
ドライブのいずれにシステムディスクが挿入されている
かによって決定される。
従って、第５図のステップS11ではシステムディスク
がフロッピーディスク装置のＡ、Ｂのいずれのドライブ
に挿入されているかを判定する。ドライブＡにシステム
ディスクが挿入されていればステップS12へ、Ｂに挿入
されていればステップS15に移行する。ステップS12では
MPU1をマスターMPUに、MPU1′をスレーブMPUとする。こ
のため、第１図の信号線23、24を接続し、信号線22、25
を遮断する。
がフロッピーディスク装置のＡ、Ｂのいずれのドライブ
に挿入されているかを判定する。ドライブＡにシステム
ディスクが挿入されていればステップS12へ、Ｂに挿入
されていればステップS15に移行する。ステップS12では
MPU1をマスターMPUに、MPU1′をスレーブMPUとする。こ
のため、第１図の信号線23、24を接続し、信号線22、25
を遮断する。
次にステップS13ではスレーブであるMPU1′に入出力
処理ルーチンを渡す。この場合、第６図に示すようにMP
U1、１′は割込信号線38、39（第２図）を介して割込を
かけあうことで制御の切換を行なう。制御に必要なパラ
メータはRAM2上の所定領域を用いて受け渡される。
処理ルーチンを渡す。この場合、第６図に示すようにMP
U1、１′は割込信号線38、39（第２図）を介して割込を
かけあうことで制御の切換を行なう。制御に必要なパラ
メータはRAM2上の所定領域を用いて受け渡される。
例えば、外部記憶装置への書込が必要になった場合、
RAM2の所定のパラメータ領域に磁気ディスク装置への書
込コマンド、転送すべきデータエリアの先頭アドレス、
転送データ量などの情報を書き込む。マスターであるMP
U1が第６図のステップS21でこの処理を行なうと、MPU1
はMPU1′に割込信号線38を介して割込をかけ、これによ
ってMPU1′は割込ルーチンを開始する。
RAM2の所定のパラメータ領域に磁気ディスク装置への書
込コマンド、転送すべきデータエリアの先頭アドレス、
転送データ量などの情報を書き込む。マスターであるMP
U1が第６図のステップS21でこの処理を行なうと、MPU1
はMPU1′に割込信号線38を介して割込をかけ、これによ
ってMPU1′は割込ルーチンを開始する。
まず、ステップS23では所定のパラメータエリアから
受け渡された各種パラメータを読み出し、続いてS24に
おいて入力パラメータに応じた処理を行なう。
受け渡された各種パラメータを読み出し、続いてS24に
おいて入力パラメータに応じた処理を行なう。
ここではステップS23で受け渡されたパラメータに対
応してドライブ機構の起動、シリンダ、セクタ、データ
長、ヘッド位置の制御などの低レベルな制御が行なわれ
る。
応してドライブ機構の起動、シリンダ、セクタ、データ
長、ヘッド位置の制御などの低レベルな制御が行なわれ
る。
さらにステップS25で、ステップS24の処理によって得
られたデータ、例えば前記のディスクへの書込の場合に
は書込の良否を示すデータをパラメータ領域に格納し、
MPU1′は割込信号線39を介してMPU1に割込をかける。こ
れにより、MPU1はMPU1′の入出力ルーチンが終了したこ
とを知る。
られたデータ、例えば前記のディスクへの書込の場合に
は書込の良否を示すデータをパラメータ領域に格納し、
MPU1′は割込信号線39を介してMPU1に割込をかける。こ
れにより、MPU1はMPU1′の入出力ルーチンが終了したこ
とを知る。
ステップS22ではMPU1は所定のパラメータ領域から出
力データを取り込む。上記の書込処理の場合には、書込
処理の良否を示すコードが読み出され、入出力結果が認
識される。上記のMPU1′から１への切換は、第５図でス
テップS14に示されている。
力データを取り込む。上記の書込処理の場合には、書込
処理の良否を示すコードが読み出され、入出力結果が認
識される。上記のMPU1′から１への切換は、第５図でス
テップS14に示されている。
再び第５図において、ステップS11でドライブＢにシ
ステムディスクが挿入されていた場合には、ステップS1
5〜S17でステップS12〜S14に対応する処理を行なう。
ステムディスクが挿入されていた場合には、ステップS1
5〜S17でステップS12〜S14に対応する処理を行なう。
ここではMPU1′がマスター、MPU1がスレーブMPUとな
る。ステップS15〜S17の処理はバスの切換方法、および
ルーチンの引渡し方向が異なるだけで、ステップS12〜S
14とほとんど同様である。
る。ステップS15〜S17の処理はバスの切換方法、および
ルーチンの引渡し方向が異なるだけで、ステップS12〜S
14とほとんど同様である。
以上の構成によれば、走行させたいソフトウェアに適
したMPU1ないしMPU1′をフロッピーディスクの挿入ドラ
イブを切り換えるだけで容易に変更できる。一方のMPU
がマスターとなる場合には必ず他方のMPUがスレーブと
なり、パラメータ、出力データなどの受渡しに用いられ
るメモリ領域を除いて入出力制御ルーチンはスレーブMP
Uによって制御される。
したMPU1ないしMPU1′をフロッピーディスクの挿入ドラ
イブを切り換えるだけで容易に変更できる。一方のMPU
がマスターとなる場合には必ず他方のMPUがスレーブと
なり、パラメータ、出力データなどの受渡しに用いられ
るメモリ領域を除いて入出力制御ルーチンはスレーブMP
Uによって制御される。
従って、ユーザは過去に蓄積したソフトウェア資産を
無駄にすることなく、有効に利用できる。例えばMPU1、
１′が互いに同じファミリーの上位、下位のMPUである
場合には、下位のMPUを用いた旧型の装置で開発された
ソフトウェアを無駄にすることなく有効に利用される。
無駄にすることなく、有効に利用できる。例えばMPU1、
１′が互いに同じファミリーの上位、下位のMPUである
場合には、下位のMPUを用いた旧型の装置で開発された
ソフトウェアを無駄にすることなく有効に利用される。
また、ユーザがMPU1、１′のうち下位のMPUを用いた
装置をすでに所有しているような場合には、わざわざソ
フトウェアを買いなおさなくても徐々に上位のMPUを利
用するソフトウェアに移行できるという優れた効果があ
る。
装置をすでに所有しているような場合には、わざわざソ
フトウェアを買いなおさなくても徐々に上位のMPUを利
用するソフトウェアに移行できるという優れた効果があ
る。
特に同じファミリのMPU1、１′として用いる場合には
同じDMACを利用できることが多いから、いずれのMPUを
マスタとしても高速なデータ転送を行なえる利点があ
る。
同じDMACを利用できることが多いから、いずれのMPUを
マスタとしても高速なデータ転送を行なえる利点があ
る。
また、入出力制御をスレーブMPUに行なわせるように
しているので、スレーブMPUが入出力を制御している
間、例えば第６図のステップS23〜S25の間の波線の期間
では、MPU1は別の処理を行なうことができる。
しているので、スレーブMPUが入出力を制御している
間、例えば第６図のステップS23〜S25の間の波線の期間
では、MPU1は別の処理を行なうことができる。
例えばプリンタに大量のデータを転送するような場
合、あらかじめRAMに記録データを用意し、以後プリン
トアウトのルーチンをスレーブに行なわせることによっ
て、すぐに他のデータ処理に移行することができる。
合、あらかじめRAMに記録データを用意し、以後プリン
トアウトのルーチンをスレーブに行なわせることによっ
て、すぐに他のデータ処理に移行することができる。
このため、装置の処理速度を著しく向上できるという
利点がある。なお、スレーブMPUが入出力制御を行なっ
ている間にRAMにアクセスする必要が生じ、このタイミ
ングがマスターMPUのRAMアクセスタイミングにぶつかっ
た場合には、先にアクセスしている方のMPUの処理が継
続され、あとからアクセスが必要になったMPUの方が処
理を待つ。
利点がある。なお、スレーブMPUが入出力制御を行なっ
ている間にRAMにアクセスする必要が生じ、このタイミ
ングがマスターMPUのRAMアクセスタイミングにぶつかっ
た場合には、先にアクセスしている方のMPUの処理が継
続され、あとからアクセスが必要になったMPUの方が処
理を待つ。
以上ではプロッピーディスクの挿入ドライブによりMP
Uの切換を行なっているが、ディップスイッチ、キーボ
ードの特定のキー操作などにより切換を行なっても良い
のは勿論である。
Uの切換を行なっているが、ディップスイッチ、キーボ
ードの特定のキー操作などにより切換を行なっても良い
のは勿論である。
［発明の効果］ 以上説明したように、本発明によれば、情報処理装置
に、第１、第２のマイクロプロセッサと、主記憶装置に
接続された第１のシステムバスと、周辺装置に接続され
た第２のシステムバスと、前記第１、第２のマイクロプ
ロセッサの任意の一方をマスタプロセッサ、他方をスレ
ーブプロセッサとして選択する選択手段と、該選択手段
により選択されたマイクロプロセッサを前記第１のシス
テムバスに接続するとともに前記第２のシステムバスと
は非接続とし、前記選択手段により選択されたスレーブ
プロセッサを前記第２のシステムバスに接続するととも
に前記第１のシステムバスとは非接続すると切換手段と
を設け、前記マスタプロセッサが前記第１のシステムバ
スを介して前記主記憶装置へアクセスし、前記スレーブ
プロセッサが前記第２のシステムバスを介して前記周辺
装置とのデータ入出力を行なうようにしたので、情報処
理装置に設けられた２つのマイクロプロセッサの任意の
一方をマスタプロッサとし、他方をスレーブプロセッサ
として、マスタプロセッサとスレーブプロセッサのそれ
ぞれに対して設けられた異なるシステムバスを利用して
動作させることができるという効果がある。
に、第１、第２のマイクロプロセッサと、主記憶装置に
接続された第１のシステムバスと、周辺装置に接続され
た第２のシステムバスと、前記第１、第２のマイクロプ
ロセッサの任意の一方をマスタプロセッサ、他方をスレ
ーブプロセッサとして選択する選択手段と、該選択手段
により選択されたマイクロプロセッサを前記第１のシス
テムバスに接続するとともに前記第２のシステムバスと
は非接続とし、前記選択手段により選択されたスレーブ
プロセッサを前記第２のシステムバスに接続するととも
に前記第１のシステムバスとは非接続すると切換手段と
を設け、前記マスタプロセッサが前記第１のシステムバ
スを介して前記主記憶装置へアクセスし、前記スレーブ
プロセッサが前記第２のシステムバスを介して前記周辺
装置とのデータ入出力を行なうようにしたので、情報処
理装置に設けられた２つのマイクロプロセッサの任意の
一方をマスタプロッサとし、他方をスレーブプロセッサ
として、マスタプロセッサとスレーブプロセッサのそれ
ぞれに対して設けられた異なるシステムバスを利用して
動作させることができるという効果がある。
これにより、使用するソフトウェアの種類に対応した
マイクロプロセッサをマスタプロセッサとして主たる処
理を実行させるとともに、これと並行して、他方のマイ
クロプロセッサをスレーブプロセッサとして周辺装置と
のデータ入出力を行なわせることができるので、処理効
率を向上させることができる、という優れた効果があ
る。
マイクロプロセッサをマスタプロセッサとして主たる処
理を実行させるとともに、これと並行して、他方のマイ
クロプロセッサをスレーブプロセッサとして周辺装置と
のデータ入出力を行なわせることができるので、処理効
率を向上させることができる、という優れた効果があ
る。
第１図は本発明を採用した情報処理装置の一例としてパ
ーソナルコンピュータの構造を示したブロック図、第２
図は第１図のMPU周辺の構造を示したブロック図、第３
図（Ａ）〜（Ｃ）はそれぞれ第２図中の回路素子の構造
を示したブロック図、第４図は第２図のRAM周辺の構造
を示したブロック図、第５図はシステム起動時の制御ル
ーチンを示したフローチャート図、第６図はMPUの切換
の方法を示したフローチャート図、第７図は従来のパー
ソナルコンピュータの構造を示すブロック図である。 １、１′……MPU、２……RAM ３……ROM、４……DMAC ６……キーボード、８……CRTディスプレイ 10……磁気ディスク装置 11……入出力装置、21……システムバス 22……信号線、38、39……割込信号線 41……システムバス 102、106、202、205……バストランシーバ 103、104、107、108……バスドライバ 105、109、203、204……バスレシーバ 206、207……バスレシーバ
ーソナルコンピュータの構造を示したブロック図、第２
図は第１図のMPU周辺の構造を示したブロック図、第３
図（Ａ）〜（Ｃ）はそれぞれ第２図中の回路素子の構造
を示したブロック図、第４図は第２図のRAM周辺の構造
を示したブロック図、第５図はシステム起動時の制御ル
ーチンを示したフローチャート図、第６図はMPUの切換
の方法を示したフローチャート図、第７図は従来のパー
ソナルコンピュータの構造を示すブロック図である。 １、１′……MPU、２……RAM ３……ROM、４……DMAC ６……キーボード、８……CRTディスプレイ 10……磁気ディスク装置 11……入出力装置、21……システムバス 22……信号線、38、39……割込信号線 41……システムバス 102、106、202、205……バストランシーバ 103、104、107、108……バスドライバ 105、109、203、204……バスレシーバ 206、207……バスレシーバ
Claims (3)
- 【請求項１】第１、第２のマイクロプロセッサと、 主記憶装置に接続された第１のシステムバスと、 周辺装置に接続された第２のシステムバスと、 前記第１、第２のマイクロプロセッサの任意の一方をマ
スタプロセッサ、他方をスレーブプロセッサとして選択
する選択手段と、 該選択手段により選択されたマスタプロセッサを前記第
１のシステムバスに接続するとともに前記第２のシステ
ムバスとは非接続とし、前記選択手段により選択された
スレーブプロセッサを前記第２のシステムバスに接続す
るとともに前記第１のシステムバスとは非接続とする切
換手段とを設け、 前記マスタプロセッサが前記第１のシステムバスを介し
て前記主記憶装置へアクセスし、前記スレーブプロセッ
サが前記第２のシステムバスを介して前記周辺装置との
データ入出力を行なうことを特徴とする情報処理装置。 - 【請求項２】前記選択手段による選択が、前記情報処理
装置の起動時に実行されることを特徴とする特許請求の
範囲第１項記載の情報処理装置。 - 【請求項３】前記周辺装置が、記憶媒体装填部を複数備
えた外部記憶装置を含み、前記選択手段が、前記起動時
に制御手順を記憶した記憶媒体が装填されている記憶媒
体装填部に応じて、前記第１、第２のマイクロプロセッ
サの所定の一方をマスタプロセッサ、他方をスレーブプ
ロセッサとして選択することを特徴とする特許請求の範
囲第２項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322716A JP2641222B2 (ja) | 1987-12-22 | 1987-12-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322716A JP2641222B2 (ja) | 1987-12-22 | 1987-12-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166160A JPH01166160A (ja) | 1989-06-30 |
| JP2641222B2 true JP2641222B2 (ja) | 1997-08-13 |
Family
ID=18146824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322716A Expired - Fee Related JP2641222B2 (ja) | 1987-12-22 | 1987-12-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641222B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62267851A (ja) * | 1986-05-15 | 1987-11-20 | Nec Corp | マルチプロセツサシステムにおけるプロセツサ間デ−タ転送方式 |
-
1987
- 1987-12-22 JP JP62322716A patent/JP2641222B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166160A (ja) | 1989-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |