JPH01162965A - チャネル装置 - Google Patents
チャネル装置Info
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- JPH01162965A JPH01162965A JP32194187A JP32194187A JPH01162965A JP H01162965 A JPH01162965 A JP H01162965A JP 32194187 A JP32194187 A JP 32194187A JP 32194187 A JP32194187 A JP 32194187A JP H01162965 A JPH01162965 A JP H01162965A
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- circuit
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- 230000004044 response Effects 0.000 claims description 35
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 20
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 241000196324 Embryophyta Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チャネル内におけるシステム・クロックで動作する主記
憶アクセス制御回路とチャネル・クロックで動作するＩ
１０インタフェース制御回路との間のデータ転送方式に
関し、 両者間のデータ転送を効率よく行い得るようにすること
を目的とし、 Ｉ１０インタフェース制御回路は、応答クリア指示と要
求信号をＭＳアクセス制御回路に送り、自身の記憶して
いる応答信号をクリアし、ＭＳアクセス制御回路は、要
求信号を受信すると、これを記憶し、応答クリア指示に
従って応答信号をオフし、次のシステム・クロックに同
期して要求クリア指示と応答信号を！１０インタフェー
ス制御回路に送出し、自身の記憶している要求信号をク
リアし、 Ｉ１０インタフェース制御回路は、応答信号を受信する
と、これを記憶し、要求クリア指示に従って要求信号を
オフする ことを構成要件としている。
憶アクセス制御回路とチャネル・クロックで動作するＩ
１０インタフェース制御回路との間のデータ転送方式に
関し、 両者間のデータ転送を効率よく行い得るようにすること
を目的とし、 Ｉ１０インタフェース制御回路は、応答クリア指示と要
求信号をＭＳアクセス制御回路に送り、自身の記憶して
いる応答信号をクリアし、ＭＳアクセス制御回路は、要
求信号を受信すると、これを記憶し、応答クリア指示に
従って応答信号をオフし、次のシステム・クロックに同
期して要求クリア指示と応答信号を！１０インタフェー
ス制御回路に送出し、自身の記憶している要求信号をク
リアし、 Ｉ１０インタフェース制御回路は、応答信号を受信する
と、これを記憶し、要求クリア指示に従って要求信号を
オフする ことを構成要件としている。
本発明は、チャネル内における主記憶アクセス制御回路
とＩ１０インタフェース制御回路との間のデータ転送方
式に関するものである。
とＩ１０インタフェース制御回路との間のデータ転送方
式に関するものである。
〔従来の技術］
チャネル内のデータ転送回路は大きく２つに分けられる
。１つは主記憶装置とのデータ転送を制御するＭＳ（主
記憶）アクセス制御回路であり、もう１つはＩｌｏとの
データ転送を制御するＩ１０インタフェース制御回路で
ある。
。１つは主記憶装置とのデータ転送を制御するＭＳ（主
記憶）アクセス制御回路であり、もう１つはＩｌｏとの
データ転送を制御するＩ１０インタフェース制御回路で
ある。
システム・クロックの周期が短いチャネルにおいては、
全ての回路をシステム・クロックに同期して動作させる
ことができる。しかし、システム・クロックの周期が長
いシステムの回路を全てシステム・クロックに同期して
動作させると、データ転送速度が遅くなってしまう。
全ての回路をシステム・クロックに同期して動作させる
ことができる。しかし、システム・クロックの周期が長
いシステムの回路を全てシステム・クロックに同期して
動作させると、データ転送速度が遅くなってしまう。
１１０とのデータ転送速度を速くするために、Ｉ１０イ
ンタフェース制御回路を非同期のものにすること及びＩ
１０インタフェース制御回路をシステム・クロックとは
異なるチャネル・クロックで動作する同期式のものとす
ることが知られている。
ンタフェース制御回路を非同期のものにすること及びＩ
１０インタフェース制御回路をシステム・クロックとは
異なるチャネル・クロックで動作する同期式のものとす
ることが知られている。
第５図は非同期のＩ１０インタフェース制御回路の１例
のブロック図である。同図において、１ないし９はデイ
レイ回路、１０ないし１５はフリップ・フロップ、１６
ないし２２は否定回路、２３ないし２８はＮＡＮＤ回路
、２９と３０はＡＮＤ回路、ＰＲはフリップ・フロップ
のプリセット端子、ＣＬはフリップ・フロップのクリア
端子をそれぞれ示している。
のブロック図である。同図において、１ないし９はデイ
レイ回路、１０ないし１５はフリップ・フロップ、１６
ないし２２は否定回路、２３ないし２８はＮＡＮＤ回路
、２９と３０はＡＮＤ回路、ＰＲはフリップ・フロップ
のプリセット端子、ＣＬはフリップ・フロップのクリア
端子をそれぞれ示している。
サービスインＳＶＩがオンになると、デイレイ回路ｌ、
否定回路１６およびＮＡＮＤ回路２３によって、フリッ
プ・フロップ１０のプリセット端子に印加されるパルス
が生成される。フリップ・フロップＩＯがセットされて
いる状態の下でフリップ・フロップ１５がセットされる
と、ＡＮＤ回路２９の出力がオンになる。ＡＮＤ回路２
９の出力がオンになると、フリップ・フロ７プ１４のプ
リセット端子に対する制御パルスが生成される。
否定回路１６およびＮＡＮＤ回路２３によって、フリッ
プ・フロップ１０のプリセット端子に印加されるパルス
が生成される。フリップ・フロップＩＯがセットされて
いる状態の下でフリップ・フロップ１５がセットされる
と、ＡＮＤ回路２９の出力がオンになる。ＡＮＤ回路２
９の出力がオンになると、フリップ・フロ７プ１４のプ
リセット端子に対する制御パルスが生成される。
フリップ・フロップ１４がセットされると、サービスア
ウトＳ■０がオンになる。
ウトＳ■０がオンになる。
ライト・データは、フリップ・フロップ１１にセットさ
れる。フリップ・フロップ１１の出力がバスアウト線上
に乗せられる。これと同時にフリップ・フロップ１２が
セットされる。フリップ・フロップ１２の出力がＤＡＣ
Ｋ信号になる。ＤＡＣＫ信号は、デイレイ回路３に入力
され、その後にデイレイ回路４、否定回路１８およびＮ
ＡＮＤ回路２５によってフリップ・フロップ１５のプリ
セット端子に対するパルス信号が生成される。
れる。フリップ・フロップ１１の出力がバスアウト線上
に乗せられる。これと同時にフリップ・フロップ１２が
セットされる。フリップ・フロップ１２の出力がＤＡＣ
Ｋ信号になる。ＤＡＣＫ信号は、デイレイ回路３に入力
され、その後にデイレイ回路４、否定回路１８およびＮ
ＡＮＤ回路２５によってフリップ・フロップ１５のプリ
セット端子に対するパルス信号が生成される。
サービスアウトＳＶｏは、デイレイ回路５に入力され、
次いでデイレイ回路６に入力される。デイレイ回路６、
否定回路１９およびＮＡＭＤ回路２６は、フリップ・フ
ロップ１２のクリア端子およびフリップ・フロップ１５
のクリア端子に対するパルスを生成する。デイレイ回路
６の出力はデイレイ回路７に入力され、デイレイ回路７
の出力はデイレイ回路８に入力される。デイレイ回路８
、否定回路２０およびＮＡＮＤ回路２８は、フリップ・
フロップ１３のプリセット端子に印加されるパルスを生
成する。
次いでデイレイ回路６に入力される。デイレイ回路６、
否定回路１９およびＮＡＭＤ回路２６は、フリップ・フ
ロップ１２のクリア端子およびフリップ・フロップ１５
のクリア端子に対するパルスを生成する。デイレイ回路
６の出力はデイレイ回路７に入力され、デイレイ回路７
の出力はデイレイ回路８に入力される。デイレイ回路８
、否定回路２０およびＮＡＮＤ回路２８は、フリップ・
フロップ１３のプリセット端子に印加されるパルスを生
成する。
ＡＮＤ回路３０は、フリップ・フロップ１３がセットさ
れ、且つサービスインＳＶＩがオフであると、オンの信
号を出力する。デイレイ回路９、否定回路２２およびＮ
ＡＮＤ回路２７は、フリップ・フロップ１３のクリア端
子およびフリップ・フロップ１４のクリア端子に印加さ
れるパルスを生成する。
れ、且つサービスインＳＶＩがオフであると、オンの信
号を出力する。デイレイ回路９、否定回路２２およびＮ
ＡＮＤ回路２７は、フリップ・フロップ１３のクリア端
子およびフリップ・フロップ１４のクリア端子に印加さ
れるパルスを生成する。
第６図はＩ１０インタフェース制御回路の動作例を示す
図である。ライト・データがフリップ・フロップ１１に
セットされてからＴ１秒経過すると、フリップ・フロッ
プ１５がセットされる。この時点においてフリップ・フ
ロップ１０がセットされていると、フリップ・フロップ
１４がセットされ、サービスアウトＳ■０がオンする。
図である。ライト・データがフリップ・フロップ１１に
セットされてからＴ１秒経過すると、フリップ・フロッ
プ１５がセットされる。この時点においてフリップ・フ
ロップ１０がセットされていると、フリップ・フロップ
１４がセットされ、サービスアウトＳ■０がオンする。
サービスアウトＳ■０がオンしてからＴ２秒経過すると
、フリップ・フロップ１２がリセットされる。また、サ
ービスアウトＳＶＯがオンしてからＴ３秒経過すると、
サービスインＳ■■がオフしていることを条件として、
サービスアラ）ＳＶＯがオフされる。
、フリップ・フロップ１２がリセットされる。また、サ
ービスアウトＳＶＯがオンしてからＴ３秒経過すると、
サービスインＳ■■がオフしていることを条件として、
サービスアラ）ＳＶＯがオフされる。
第７図はクロック同期のＩ１０インタフェース制御回路
の例を示すブロック図である。同図において、５０はカ
ウンタ、５１はデコーダ、５２ないし５４はフリップ・
フロップ、５５と５６はＡＮＤ回路、５７は反転回路を
それぞれ示している。
の例を示すブロック図である。同図において、５０はカ
ウンタ、５１はデコーダ、５２ないし５４はフリップ・
フロップ、５５と５６はＡＮＤ回路、５７は反転回路を
それぞれ示している。
このＩ１０インタフェース制御回路も第６図に示される
ような動作を行う。
ような動作を行う。
■ ライト・データがフリップ・フロップ５２にセット
され、バスアウトにライト・データが出力されると、カ
ウンタ５０がスタートし、Ｔ。
され、バスアウトにライト・データが出力されると、カ
ウンタ５０がスタートし、Ｔ。
時間後にストップする。
■ ５ＶＩ＝１で且つカウンターＴ１になると、５ＶＯ
＝１にセントされ、カウンタ５０がスタートする。
＝１にセントされ、カウンタ５０がスタートする。
■ カウンタ＝ Ｔ ＋ ＋ Ｔ ｚになると、次のラ
イト・データがフリップ・フロップ５２にセットされる
。
イト・データがフリップ・フロップ５２にセットされる
。
■ カウンタ＝Ｔ ｌ＋ ７２になると、カウンタ５０
はストップする。
はストップする。
■ カウンター Ｔ ＋ ＋ Ｔ ３で且つ５ＶＩ＝Ｏ
になると、５ｖｏ＝ｏにリセットされる。
になると、５ｖｏ＝ｏにリセットされる。
第８図はチャネルの従来例の概要を示す図である。同図
において、１００はＭＳアクセス制御回路、２００は１
／○インタフ工−ス制御回路、ＲＤＴはＲｅａｄ Ｄａ
ｔａ 、 ＷＤＴはＷｒｉｔｅ Ｄａｔａ、、Ｄ ＲＥ
ＱはＤａｔａ Ｒｅｑｕｅｓｔ、、Ｄ Ａ ＣＫはＤａ
ｔａ Ａｃｋｎｏｗｒｅｄｇｅをそれぞれ示している。
において、１００はＭＳアクセス制御回路、２００は１
／○インタフ工−ス制御回路、ＲＤＴはＲｅａｄ Ｄａ
ｔａ 、 ＷＤＴはＷｒｉｔｅ Ｄａｔａ、、Ｄ ＲＥ
ＱはＤａｔａ Ｒｅｑｕｅｓｔ、、Ｄ Ａ ＣＫはＤａ
ｔａ Ａｃｋｎｏｗｒｅｄｇｅをそれぞれ示している。
ＭＳアクセス制御回路１００とＩ１０インタフェース制
御制御路２００との間の通信は、ＤＲＥＱおよびＤＡＣ
Ｋを使用して行われる。
御制御路２００との間の通信は、ＤＲＥＱおよびＤＡＣ
Ｋを使用して行われる。
第９図は従来例における信号のやりとりを示す図である
。Ｉ１０インタフェース制御回路２００は、ライト・デ
ータが必要になると、ＤＲＥＱ＝１にする。ＤＲＥＱ信
号はシステム・クロックで同期され、ＤＲＥＱ５＝１に
なる（■）。ＭＳアクセス制御回路１００は、ＤＲＥＱ
５＝１になると、ライト・データをＷＤＴにセットし、
ＤＲＥＱ信号、ＤＲＥＱ５＝Ｏ１ＤＡＣＫ＝ １にする
（■）。Ｉ１０インタフェース制御回路２００は、ＤＡ
ＣＫ＝１になると、ＷＤＴをＩ１０インタフェースに出
力し、ＤＡＣＫ＝Ｏにして、次の要求（ＤＲＥＱ）を出
す。
。Ｉ１０インタフェース制御回路２００は、ライト・デ
ータが必要になると、ＤＲＥＱ＝１にする。ＤＲＥＱ信
号はシステム・クロックで同期され、ＤＲＥＱ５＝１に
なる（■）。ＭＳアクセス制御回路１００は、ＤＲＥＱ
５＝１になると、ライト・データをＷＤＴにセットし、
ＤＲＥＱ信号、ＤＲＥＱ５＝Ｏ１ＤＡＣＫ＝ １にする
（■）。Ｉ１０インタフェース制御回路２００は、ＤＡ
ＣＫ＝１になると、ＷＤＴをＩ１０インタフェースに出
力し、ＤＡＣＫ＝Ｏにして、次の要求（ＤＲＥＱ）を出
す。
第１０図はチャネルの他の従来例の概要を示す図である
。同図において、２００はチャネル・クロックに同期す
るＩ１０インタフェース制御回路を示している。この従
来例においても、ＭＳアクセス制御回路１００とＩ１０
インタフェース制御回路２００との間の通信は、ＤＲＥ
ＱおよびＤＡＣＫを使用して行われる。
。同図において、２００はチャネル・クロックに同期す
るＩ１０インタフェース制御回路を示している。この従
来例においても、ＭＳアクセス制御回路１００とＩ１０
インタフェース制御回路２００との間の通信は、ＤＲＥ
ＱおよびＤＡＣＫを使用して行われる。
第１１図は他の従来例における信号のやりとりを示す図
である。Ｉ１０インタフェース制御回路２００は、ライ
ト・データが必要になると、ＤＲＥＱ＝１にする。ＤＲ
ＥＱ信号はシステム・クロックによって同期化されて、
ＤＲＥＱ５＝１になる（■）。ＭＳアクセス制御回路２
００は、ＤＲＱＳ＝１になると、ライト・データをＷＤ
Ｔにセツトして、ＤＡＣＫ＝１にする（■）。ＤＡＣＫ
信号はチャネル・クロックによって同期化され、ＤＡＣ
ＫＣ＝ １になる（■）。Ｉ１０インタフェース制御回
路２００は、ＤＡＣＫＣ＝１になると、ＷＤＴを取り込
み、ＤＲＥＱ＝Ｏにする（■）。
である。Ｉ１０インタフェース制御回路２００は、ライ
ト・データが必要になると、ＤＲＥＱ＝１にする。ＤＲ
ＥＱ信号はシステム・クロックによって同期化されて、
ＤＲＥＱ５＝１になる（■）。ＭＳアクセス制御回路２
００は、ＤＲＱＳ＝１になると、ライト・データをＷＤ
Ｔにセツトして、ＤＡＣＫ＝１にする（■）。ＤＡＣＫ
信号はチャネル・クロックによって同期化され、ＤＡＣ
ＫＣ＝ １になる（■）。Ｉ１０インタフェース制御回
路２００は、ＤＡＣＫＣ＝１になると、ＷＤＴを取り込
み、ＤＲＥＱ＝Ｏにする（■）。
ＤＲＥＱ５信号はシステム・クロックによって同期化さ
れ、ＤＲＥＱ５＝０になる（■）。ＭＳアクセス制御回
路１００は、ＤＲＥＱ５＝０になると、ＤＡＣＫ＝０に
する（■）。ＤＡＣＫ信号はチャネル・クロックによっ
て同期化され、ＤＡＣＫＣ＝Ｏになる（■）、■１０イ
ンタフェース制御回路２００は、ＤＡＣＫＣ＝Ｏになっ
てから、次の要求（ＤＲＥＱ＝１）を出す。
れ、ＤＲＥＱ５＝０になる（■）。ＭＳアクセス制御回
路１００は、ＤＲＥＱ５＝０になると、ＤＡＣＫ＝０に
する（■）。ＤＡＣＫ信号はチャネル・クロックによっ
て同期化され、ＤＡＣＫＣ＝Ｏになる（■）、■１０イ
ンタフェース制御回路２００は、ＤＡＣＫＣ＝Ｏになっ
てから、次の要求（ＤＲＥＱ＝１）を出す。
Ｉ１０インタフェース制御回路を非同期のものとすると
、デイレイ回路が必要になり、ハードウェア量が増大す
る。また、Ｉ１０インタフェース制御回路をチャネル・
クロックで動作させると、ＭＳアクセス制御回路とＩ１
０インタフェース制御回路の間のデータ転送をそれぞれ
相手の出力信号（ＤＲＥＱ、ＤＡＣＫ）を自クロックで
同期しながらインクロックで行う必要があり、データ転
送速度が遅くなってしまう。
、デイレイ回路が必要になり、ハードウェア量が増大す
る。また、Ｉ１０インタフェース制御回路をチャネル・
クロックで動作させると、ＭＳアクセス制御回路とＩ１
０インタフェース制御回路の間のデータ転送をそれぞれ
相手の出力信号（ＤＲＥＱ、ＤＡＣＫ）を自クロックで
同期しながらインクロックで行う必要があり、データ転
送速度が遅くなってしまう。
本発明は、この点に鑑みて創作されたものであって、シ
ステム・クロックで動作するＭＳアクセス制御回路とチ
ャネル・クロックで動作する■１０インタフェース制御
回路とを有するチャネルにおいて、両者の間のデータ転
送を効率よく行い得るようにすることを目的としている
。
ステム・クロックで動作するＭＳアクセス制御回路とチ
ャネル・クロックで動作する■１０インタフェース制御
回路とを有するチャネルにおいて、両者の間のデータ転
送を効率よく行い得るようにすることを目的としている
。
第１図は本発明の原理図である。チャネルは、システム
・クロックに同期して動作する主記憶アクセス制御回路
１００とチャネル・クロックに同期して動作するＩ１０
インタフェース制御回路２００とを有している。主記憶
アクセス制御回路１００は、応答送出手段１１０と、要
求受信手段１２０とを有している。Ｉ１０インタフェー
ス制御回路２００は、応答受信手段２１０と、要求送出
手段２２０とを有している。主記憶アクセス制御回路１
００とＩ１０インタフェース制御回路２００との間には
、応答クリア信号線３１０と、応答信号線３２０と、要
求クリア信号線３３０と、要求信号線３４０とが設けら
れている。
・クロックに同期して動作する主記憶アクセス制御回路
１００とチャネル・クロックに同期して動作するＩ１０
インタフェース制御回路２００とを有している。主記憶
アクセス制御回路１００は、応答送出手段１１０と、要
求受信手段１２０とを有している。Ｉ１０インタフェー
ス制御回路２００は、応答受信手段２１０と、要求送出
手段２２０とを有している。主記憶アクセス制御回路１
００とＩ１０インタフェース制御回路２００との間には
、応答クリア信号線３１０と、応答信号線３２０と、要
求クリア信号線３３０と、要求信号線３４０とが設けら
れている。
要求送出手段２２０は、データ転送要求があるときに、
データ転送要求信号を要求信号線３４０上に送出すると
共に、要求クリア信号線３３０を介して要求クリア指示
が送られて来た時に、データ転送要求信号の送出を停止
するように構成されている。
データ転送要求信号を要求信号線３４０上に送出すると
共に、要求クリア信号線３３０を介して要求クリア指示
が送られて来た時に、データ転送要求信号の送出を停止
するように構成されている。
要求受信手段１２０は、要求信号線３４０を介して送ら
れて来たデータ転送要求信号を受け取って記憶し、次に
要求クリア信号線３３０上に要求クリア指示を送出する
と共に、記憶しているデータ転送要求をクリアするよう
に構成されている。
れて来たデータ転送要求信号を受け取って記憶し、次に
要求クリア信号線３３０上に要求クリア指示を送出する
と共に、記憶しているデータ転送要求をクリアするよう
に構成されている。
応答送出手段１１０は、要求受信手段１２０がデータ転
送要求を記憶したことを条件として、応答信号線３２０
上に応答信号を送出すると共に、要求クリア信号線３１
０を介して応答クリア指示が送られて来た時に、応答信
号の送出を停止するよう構成されている。
送要求を記憶したことを条件として、応答信号線３２０
上に応答信号を送出すると共に、要求クリア信号線３１
０を介して応答クリア指示が送られて来た時に、応答信
号の送出を停止するよう構成されている。
応答受信手段２１０は、応答信号線３２０を介して送ら
れて来た応答信号を受け取って記憶し、次に応答クリア
信号線３１０上に応答クリア指示を送出すると共に、記
憶している応答をクリアするように構成されている。
れて来た応答信号を受け取って記憶し、次に応答クリア
信号線３１０上に応答クリア指示を送出すると共に、記
憶している応答をクリアするように構成されている。
第２図は本発明によるデータ転送の高速化を説明する図
である。ＭＳアクセス制御回路１００はシステム・クロ
ックに同期して動作し、Ｉ１０インタフェース制御回路
２００はチャネル・クロッ、りに同期して動作する。チ
ャネル・クロックの方がシステム・クロックより周期が
短い。ＭＳアクセス制御回路１００とＩ１０インタフェ
ース制御回路２００との間のデータ転送は、ＣＡＣＫ、
ＤＲＥＱ、ＣＲＥＱおよびＤＡＣＫを使用して行われる
。ＣＡＣＫはＣ１ｅａｒ Ｄａｔａ Ａｃｋｎｏｗｒｅ
ｄｇｅの略であり、ＣＲＥＱはＣ１ｅａｒ Ｄａｔａ
Ｒｅｑｕｅｓｔの略である。
である。ＭＳアクセス制御回路１００はシステム・クロ
ックに同期して動作し、Ｉ１０インタフェース制御回路
２００はチャネル・クロッ、りに同期して動作する。チ
ャネル・クロックの方がシステム・クロックより周期が
短い。ＭＳアクセス制御回路１００とＩ１０インタフェ
ース制御回路２００との間のデータ転送は、ＣＡＣＫ、
ＤＲＥＱ、ＣＲＥＱおよびＤＡＣＫを使用して行われる
。ＣＡＣＫはＣ１ｅａｒ Ｄａｔａ Ａｃｋｎｏｗｒｅ
ｄｇｅの略であり、ＣＲＥＱはＣ１ｅａｒ Ｄａｔａ
Ｒｅｑｕｅｓｔの略である。
第３図は本発明における信号のやりとりを示す図である
。！１０インタフェース制御回路２００は、ライト・デ
ータが必要になると、ＤＲＥＱ＝１にすると共に、ＣＡ
ＣＫ＝ＯにしてＤＡＣＫ＝０、ＤＡＣＫＣ＝Ｏにする（
■）。ＤＲＥＱ信号はシステム・クロックに同期され、
ＤＲＥＱ５＝■になる（■）。ＭＳアクセス制御回路１
００は、ＤＲＥＱ５＝１になると、ライト・データをＷ
ＤＴにセットし、ＤＡＣＫ＝ｌにする（■）。これと同
時に、ＣＲＥＱ＝Ｏにして、ＤＲＥＱ＝Ｏ１ＤＲＥＱＳ
＝０にする（■）。ＤＡＣＫ信号はチャネル・クロック
によって同期化され、ＤＡＣＫＣ＝１になる（■）。Ｄ
ＡＣＫＣ＝１になると、ＷＤＴを取り込み、次のデータ
要求（ＣＡＣＫ＝０、ＤＲＥＱ信号）を出す。
。！１０インタフェース制御回路２００は、ライト・デ
ータが必要になると、ＤＲＥＱ＝１にすると共に、ＣＡ
ＣＫ＝ＯにしてＤＡＣＫ＝０、ＤＡＣＫＣ＝Ｏにする（
■）。ＤＲＥＱ信号はシステム・クロックに同期され、
ＤＲＥＱ５＝■になる（■）。ＭＳアクセス制御回路１
００は、ＤＲＥＱ５＝１になると、ライト・データをＷ
ＤＴにセットし、ＤＡＣＫ＝ｌにする（■）。これと同
時に、ＣＲＥＱ＝Ｏにして、ＤＲＥＱ＝Ｏ１ＤＲＥＱＳ
＝０にする（■）。ＤＡＣＫ信号はチャネル・クロック
によって同期化され、ＤＡＣＫＣ＝１になる（■）。Ｄ
ＡＣＫＣ＝１になると、ＷＤＴを取り込み、次のデータ
要求（ＣＡＣＫ＝０、ＤＲＥＱ信号）を出す。
第４図は本発明の１実施例の電気回路図である。
同図において、１０１ないし１０４はフリップ・フロッ
プ、１０５と１０６はＡＮＤ回路、１０７はＯＲ回路、
２０１ないし２０４はフリップ・フロップ、２０５と２
０６はＡＮＤ回路、２０７はＯＲ回路をそれぞれ示して
いる。システム・クロック同期回路はシステム・クロッ
クで動作するＭＳアクセス制御回路に相当し、チャネル
・クロック同期回路はチャネル・クロックで動作する■
１０インタフェース制御回路に相当する。なお、フリッ
プ・フロップ２０１の反転出力とＯＲ回路の下側入力の
間は点線になっているが、この点線部にはゲート回路が
入る。フリップ・フロップ１０２についても同様である
。
プ、１０５と１０６はＡＮＤ回路、１０７はＯＲ回路、
２０１ないし２０４はフリップ・フロップ、２０５と２
０６はＡＮＤ回路、２０７はＯＲ回路をそれぞれ示して
いる。システム・クロック同期回路はシステム・クロッ
クで動作するＭＳアクセス制御回路に相当し、チャネル
・クロック同期回路はチャネル・クロックで動作する■
１０インタフェース制御回路に相当する。なお、フリッ
プ・フロップ２０１の反転出力とＯＲ回路の下側入力の
間は点線になっているが、この点線部にはゲート回路が
入る。フリップ・フロップ１０２についても同様である
。
ＯＲ回路２０７の下側入力がオフ（論理Ｏ）の状態のも
とでは、チャネル・クロックがそのままＯＲ回路２０７
から出力される。ＯＲ回路２０７の出力がＣＡＣＫにな
る。ＣＲＥＱがオンの状態の下でＣＡＣＫがオフからオ
ンに立ち上がると、フリップ・フロップ１０１はリセッ
トされる。フリップ・フロップ１０１の出力がＤＡＣＫ
になる。
とでは、チャネル・クロックがそのままＯＲ回路２０７
から出力される。ＯＲ回路２０７の出力がＣＡＣＫにな
る。ＣＲＥＱがオンの状態の下でＣＡＣＫがオフからオ
ンに立ち上がると、フリップ・フロップ１０１はリセッ
トされる。フリップ・フロップ１０１の出力がＤＡＣＫ
になる。
また、ＯＲ回路２０７の下側入力がオフの状態の下でチ
ャネル・クロックがオフからオンに立ち上がると、フリ
ップ・フロップ２０１はリセットされる。フリップ・フ
ロップ２０１の出力がＤＡＣＫＣになる。
ャネル・クロックがオフからオンに立ち上がると、フリ
ップ・フロップ２０１はリセットされる。フリップ・フ
ロップ２０１の出力がＤＡＣＫＣになる。
ＯＲ回路１０７の下側入力がオンの状態のもとでＤＲＥ
Ｑ信号がオンすると、フリップ・フリップ１０２のＤ入
力にはオンの信号が印加され、この状態の下でシステム
・クロックがオフからオンに立ち上がると、フリップ・
フロップ１０２がセットされる。フリップ・フロップ１
０２の出力がＤＲＥＱ５になる。ＯＲ回路１０７の下側
入力がオフの状態の下ではシステム・クロックがそのま
まＯＲ回路１０７から出力される。ＯＲ回路１０７の出
力がＣＲＥＱになる。ＡＮＤ回路２０６の右側入力がオ
ンの状態の下でＣＲＥＱがオフからオンに立ち上がると
、フリップ・フロップ２０２はリセットされる。クリッ
プ・フロップ２０２の出力がＤＲＥＱになる。
Ｑ信号がオンすると、フリップ・フリップ１０２のＤ入
力にはオンの信号が印加され、この状態の下でシステム
・クロックがオフからオンに立ち上がると、フリップ・
フロップ１０２がセットされる。フリップ・フロップ１
０２の出力がＤＲＥＱ５になる。ＯＲ回路１０７の下側
入力がオフの状態の下ではシステム・クロックがそのま
まＯＲ回路１０７から出力される。ＯＲ回路１０７の出
力がＣＲＥＱになる。ＡＮＤ回路２０６の右側入力がオ
ンの状態の下でＣＲＥＱがオフからオンに立ち上がると
、フリップ・フロップ２０２はリセットされる。クリッ
プ・フロップ２０２の出力がＤＲＥＱになる。
ライトの場合にはＣＲＥＱがオフからオンに立ち上がる
と、ライト・データがフリップ・フロップ１０３にセッ
トされる。フリップ・フロップ１０３から出力されたラ
イト・データは、ＣＡＣＫがオフからオンに立ち上がっ
た時に、フリップ・フロップ２０３に取り込まれる。
と、ライト・データがフリップ・フロップ１０３にセッ
トされる。フリップ・フロップ１０３から出力されたラ
イト・データは、ＣＡＣＫがオフからオンに立ち上がっ
た時に、フリップ・フロップ２０３に取り込まれる。
リードの場合にはＣＡＣＫがオフからオンに立ち上がる
と、リード・データがフリップ・フリップ２０４にセッ
トされる。フリップ・フロップ２０４から出力されるリ
ード・データは、ＣＲＥＱがオフからオンに立ち上がっ
た時に、フリップ・フロップ１０４に取り込まれる。
と、リード・データがフリップ・フリップ２０４にセッ
トされる。フリップ・フロップ２０４から出力されるリ
ード・データは、ＣＲＥＱがオフからオンに立ち上がっ
た時に、フリップ・フロップ１０４に取り込まれる。
以上の説明から明らかなように、本発明によれば、シス
テム・クロックに同期して動作するＭＳアクセス制御回
路とチャネル・クロックに同期して動作するＩ１０イン
タフェース制御回路の間のデータ転送を高速で行うこと
が可能となる。
テム・クロックに同期して動作するＭＳアクセス制御回
路とチャネル・クロックに同期して動作するＩ１０イン
タフェース制御回路の間のデータ転送を高速で行うこと
が可能となる。
第１図は本発明の原理図、第２図は本発明によの１実施
例の電気回路図、第５図は非同期のＩ１０インタフェー
ス制御回路の例の電気回路図、第６図は１１０インタフ
工−ス制御回路の動作例を示す図、第７図は同期式のＩ
１０インタフェース制御回路の例の電気回路図、第８図
はチャネルの従来例の概要を示す図、第９図は従来例に
おける信号のやりとりを示す図、第１Ｏ図はチャネルの
他の従来例を示す図、第１１図は他の従来例における信
号のやりとりを示す図である。 １００・・・ＭＳアクセス制御回路、１０１ないし１０
４・・・フリップ・フロップ、１０５と１０６・・・Ａ
ＮＤ回路、１０７・・・ＯＲ回路、２００・・弓１０イ
ンタフェース制御回路、２０１ないし２０４・・・フリ
ップ・フロップ、２０５と２０６・・・ＡＮＤ回路、２
０７・・・ＯＲ回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 、１−花明の厘糎已 第１（￥ｌ ＩＭＴｈ、’ＣのＺ／Ｑインクフェース皆）狗’Ｆ回ｔ
ｆｓｔｒψ・」第７図 ＋イキルの従束令）」 悦刺列１こお１するイ”ｃｙ ｌのやリヒリ第ゴ図
例の電気回路図、第５図は非同期のＩ１０インタフェー
ス制御回路の例の電気回路図、第６図は１１０インタフ
工−ス制御回路の動作例を示す図、第７図は同期式のＩ
１０インタフェース制御回路の例の電気回路図、第８図
はチャネルの従来例の概要を示す図、第９図は従来例に
おける信号のやりとりを示す図、第１Ｏ図はチャネルの
他の従来例を示す図、第１１図は他の従来例における信
号のやりとりを示す図である。 １００・・・ＭＳアクセス制御回路、１０１ないし１０
４・・・フリップ・フロップ、１０５と１０６・・・Ａ
ＮＤ回路、１０７・・・ＯＲ回路、２００・・弓１０イ
ンタフェース制御回路、２０１ないし２０４・・・フリ
ップ・フロップ、２０５と２０６・・・ＡＮＤ回路、２
０７・・・ＯＲ回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 、１−花明の厘糎已 第１（￥ｌ ＩＭＴｈ、’ＣのＺ／Ｑインクフェース皆）狗’Ｆ回ｔ
ｆｓｔｒψ・」第７図 ＋イキルの従束令）」 悦刺列１こお１するイ”ｃｙ ｌのやリヒリ第ゴ図
Claims (1)
- 【特許請求の範囲】 システム・クロックに同期して動作する主記憶アクセス
制御回路（１００）とチャネル・クロックに同期して動
作するＩ／Ｏインタフェース制御回路（２００）とを有
するチャネルにおいて、 主記憶アクセス制御回路（１００）は、応答送出手段（
１１０）と、要求受信手段（１２０）とを有し、Ｉ／Ｏ
インタフェース制御回路（２００）は、応答受信手段（
２１０）と、要求送出手段（２２０）とを有し、主記憶
アクセス制御回路（１００）とＩ／Ｏインタフェース制
御回路（２００）との間には、応答クリア信号線（３１
０）と、応答信号線（３２０）と、要求クリア信号線（
３３０）と、要求信号線（３４０）とが設けられ、 要求送出手段（２２０）は、データ転送要求があるとき
に、データ転送要求信号を要求信号線（３４０）上に送
出すると共に、要求クリア信号線（３３０）を介して要
求クリア指示が送られて来た時に、データ転送要求信号
の送出を停止するように構成され、要求受信手段（１２
０）は、要求信号線（３４０）を介して送られて来たデ
ータ転送要求信号を受け取って記憶し、次に要求クリア
信号線（３３０）上に要求クリア指示を送出すると共に
、記憶しているデータ転送要求をクリアするように構成
され、 応答送出手段（１１０）は、要求受信手段（１２０）が
データ転送要求を記憶したことを条件として、応答信号
線（３２０）上に応答信号を送出すると共に、要求クリ
ア信号線（３１０）を介して応答クリア指示が送られて
来た時に、応答信号の送出を停止するよう構成され、 応答受信手段（２１０）は、応答信号線（３２０）を介
して送られて来た応答信号を受け取って記憶し、次に応
答クリア信号線上に応答クリア指示を送出すると共に、
記憶している応答をクリアするように構成されている ことを特徴とする通信手段を有するチャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321941A JP2543736B2 (ja) | 1987-12-19 | 1987-12-19 | チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321941A JP2543736B2 (ja) | 1987-12-19 | 1987-12-19 | チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162965A true JPH01162965A (ja) | 1989-06-27 |
| JP2543736B2 JP2543736B2 (ja) | 1996-10-16 |
Family
ID=18138131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321941A Expired - Fee Related JP2543736B2 (ja) | 1987-12-19 | 1987-12-19 | チャネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543736B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501166B2 (ja) * | 1998-10-30 | 2010-07-14 | 日産自動車株式会社 | 排ガス浄化システム |
-
1987
- 1987-12-19 JP JP62321941A patent/JP2543736B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2543736B2 (ja) | 1996-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |