JPH01155748A - 自己障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータの送信、受信を行う装置における自己障
害検出回路に係シ、特に速度変換、多重。

分離などの機能を有する装置入出力間におけるノ・−ド
障害を検出する自己障害検出回路に関するものである。

〔従来の技術〕

従来の自己障害検出回路の一例を第２図に示し説明する
。

図において、１１，１４はパリティチェック回路、１２
はこのパリティチェック回路１１の出力を入力とする処
理回路、１３はパリティチェック回路１１の出力とパリ
ティチェック回路１４の出力を比較する比較回路である
。そして、■２は信号入力端子、ＯＸは信号出力端子を
示し、Ｓ！は信号入力、Ｓ３信号出力を示す。

第３図ｉ［２図および後述の第４図の動作説明に供する
タイムチャートで、（ａ）は信号入力Ｓ１を示したもの
であり、（ｂ）は信号Ｓ２、（ｃ）は信号出力Ｓ３を示
したものでちる。そして、第３図ＯＫ示す信号出力Ｓ３
においてｍ０＝」。、　ｍｌ　””　ｊ　１である。

いま、第２図において、第３図（＆）に示すような信号
入力Ｓ！が信号入力端子■、に加わったとき、パリティ
チェック回路１１において入力信号のパリティチェック
が行々われ、そのパリティチェック結果Ｐ＋が比較回路
１３へ送られる。そして、処理回路１２の信号出力端子
０２からは第３図０に示す信号出力Ｓ３が出るものとす
ると、その信号出力はパリティチェック回路１４におい
てパリティチェックが行なわれ、そのパリティチェック
結果Ｐ２が比較回路１３へ送られる。この比較回路１３
はパリティチェック結果Ｐ１＋Ｐ２の一致、不一致を判
断し、不一致検出により処理回路１２の自己障害検出を
行なっていた。

〔発明が解決しようとする問題点〕

上述した従来の自己障害検出回路で、処理回路１２にメ
モリが入っておシ、そのメモリ書込みクロックやメモリ
読出しクロックが何らかの障害により停止した場合を考
える。いま、パリティチェック回路１１のチエツク結果
がたまたま常に偶数であり、メモリ書込みクロックが停
止したとする。

このとき、処理回路１２のメモリ出力としてはメモリ書
込みクロックが停止する以前のデータが書込まれている
ために、パリティチェック回路１４のチエツク結果は常
に偶数となる。したがって、この場合には比較回路１３
の出力としては一致と判断するが、メモリ書込みクロッ
クが停止している自己障害について検出できるという問
題点があった。

〔問題点を解決するための手段〕

本発明の自己障害検出回路は、被検出回路の入力信号の
一部の信号列を分離転送し出力側にて多重化する手段と
、この手段の分離によって除かれた信号のパリティチェ
ックを行いそのパリティチェック結果を信号中の分離さ
れた部分に位置するパリティチェックピッ）Ｋ挿入する
手段と、上記被検出回路の出力側にて出力信号のパリテ
ィチェックビットを除いた信号列のパリティチェックを
行い入力より挿入されたパリティチェックビットと比較
する手段と、上記入力より挿入されたパリティチェック
ビットの交番性を検出する手段とを備え、上記被検出回
路の入力側のパリティチェック結果が複数回連続して同
一の際、パリティチェックビットを反転してその被検出
回路の出力側に出力するようにしたものである。

〔作用〕

本発明においては、パリティチェック回路でパリティチ
ェック結果とパリティチェックビットを比較し不一致を
検出することにより自己障害検出を行い、また、交番検
出回路で処理回路の障害時と正常時における各態様の相
違を検出することにより処理回路の自己障害検出を行う
。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明による自己障害検出回路の一実施例を示
すブロック図である。

図において、工１は信号入力端子を示し、０１は信号出
力端子を示す。１は信号入力端子１．からの信号入力Ｓ
１を入力とする分離回路、２はこの分離回路１の出力を
入力とするパリティチェック回路、３はこのパリティチ
ェック回路２の出力を入力とする処理回路、４はこの処
理回路３の出力を入力とするパリティチェック回路、５
は分離回路１からの分離出力と処理回路３の出力および
パリティチェック回路４の出力を入力とする交番検出回
路で、この交番検出回路５の出力端は信号出力端子０１
に接続されている。

そして、分離回路１と交番検出回路５は、被検出回路の
入力信号の一部の信号列を分離転送し出力側にて多重化
する手段を構成し、パリティチェック回路２はこの手段
の分離によって除かれた信号のパリティチェックを行い
そのパリティチェック結果を信号中の分離され念部分に
位置するパリティチェックビットに挿入する手段を構成
している。また、パリティチェック回路４は被検出回路
の出力側にて出力信号のパリティチェックビットを除い
た信号列のパリティチェックを行い入力より挿入され念
パリティチェックピットと比較する手段を構成し、交番
検出回路６は入力より挿入されたパリテイチェックビッ
トの交番性を検出する手段を構成している。

そして、被検出回路の入力側のパリティチェック結果が
複数回連続して同一の場合、パリティチェックビットを
反転して被検出回路の出力側に出力するように構成して
いる。

つぎにこの第１図に示す実施例の動作を第３図を参照し
て説明する。

この第３図は第１図の動作説明に供するタイムチャート
である。

まず、第４図において第３図（＆）に示す信号入力Ｓ１
が信号入力端チエ！に加わると、分離回路１では第３図
（ｂ）に示す信号ＳｔのようＫＡビット位置にあるｊｏ
　、　Ｊｌ・・・が分離され交番検出回路５へ送られる
。

つぎ釦、パリティチェック回路２においては信号Ｓｔの
Ａビットを除いてパリティチェックを行ない、そのカウ
ント結果が、ここでは−例として偶数ならばＡ＝１を、
奇数ならばＡ＝Ｏを挿入して処理回路３へ送る。また、
パリティチェック回路２においてはパリティチェック結
果が一例として３回連続して偶数となった場合には３回
目のＡビットはＡ＝Ｏ、奇数時には３回目のＡビットを
Ａ＝Ｏとする。そして、パリティチェック回路４におい
ては信号Ｓ２のＡビットを除いてパリティチェックを行
いカウント結果とＡビットを比較し、不一致を検出する
ことにより自己障害検出を行う。

ただし、このパリティチェック回路４はＡビットが２回
連続して１１′または１０′　のとき３回目のＡビット
と信号Ｓ２のパリティチェック結果との比較した結果を
無視するように動作する。

また、交番検出回路５はＡビットの交番、すなわち、少
くとも３回に１回は１→Ｏまたは０→１に変化するので
、処理回路３がメモリで構成され、メモリ書込みクロッ
ク、メモリ読出しクロックが停止するような障害時、メ
モリから出力される信号Ｓｆ中のＡビットは１０″ま九
は１１′の固定値となり、正常時は１＝０の変化が３回
に１回生ずるので、この規則に反することを検出すると
とにより、処理回路３の自己障害検出を行う。

〔発明の効果〕

以上説明し念ように本発明は、パリティチェック回路で
パリティチェック結果とパリティチェックビットを比較
し不一致を検出するととくより自己障害検出を行い、ま
え、交番検出回路で処理回路の障害時と正常時における
各態様の相違を検出することにより処理回路の自己障害
検出を行うようにしたものであるから、処理回路におい
てメモリ書込みクロックが停止している自己障害を検出
することができる効果がある。

【図面の簡単な説明】

第１図は本発明による自己障害検出回路の一実施例を示
すブロック図、第２図は従来の自己障害検出回路の一例
を示すブロック図、第３図は第１図および第２図の動作
説明に供するタイムチャートである。 １・・・・分離回路、２・拳・・パリティチェック回路
、３・−・・処理回路、４・・・・パリティチェック回
路、５・・・・交番検出回路。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 被検出回路の入力信号の一部の信号列を分離転送し出力
   側にて多重化する手段と、この手段の分離によつて除か
   れた信号のパリテイチェックを行いそのパリテイチェッ
   ク結果を信号中の分離された部分に位置するパリテイチ
   ェックビットに挿入する手段と、前記被検出回路の出力
   側にて出力信号のパリテイチェックビットを除いた信号
   列のパリテイチェックを行い入力より挿入されたパリテ
   イチェックビットと比較する手段と、前記入力より挿入
   されたパリテイチェックビットの交番性を検出する手段
   とを備え、前記被検出回路の入力側のパリテイチェック
   結果が複数回連続して同一の際、パリテイチェックビッ
   トを反転して該被検出回路の出力側に出力するようにし
   たことを特徴とする自己障害検出回路。