JPH01149605A - 利得可変増幅器 - Google Patents
利得可変増幅器Info
- Publication number
- JPH01149605A JPH01149605A JP31021887A JP31021887A JPH01149605A JP H01149605 A JPH01149605 A JP H01149605A JP 31021887 A JP31021887 A JP 31021887A JP 31021887 A JP31021887 A JP 31021887A JP H01149605 A JPH01149605 A JP H01149605A
- Authority
- JP
- Japan
- Prior art keywords
- gain
- transistor
- transistor pair
- pair
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 102220112179 rs3743602 Human genes 0.000 description 1
- 102220123496 rs557896607 Human genes 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路に関し、特に利得可変が出来る増幅器
に関する。
に関する。
従来、この種の回路としては第２図に示す様な回路があ
る。この回路は負荷を同じとするトランジスタＱ１８．
Ｑ１９及びトランジスタＱ１７゜Ｑ２０からなる２組の
差動対と、この２組の差動対を流れる電流な相補的に調
整できるトランジスタＱ２１．Ｑ２２から成る差動対に
よって構成される。例えば、トランジスタＱ１８．Ｑ１
９からなる差動対を高利得に、トランジスタＱ１７．Ｑ
２０から成る差動対を低利得になるように抵抗８１８〜
Ｒ２１の値を設定しくＲ１９＝Ｒ２０＜Ｒ１８＝Ｒ２１
）、制御端子ｖ０１に印加する電圧を調整することに９
９・」１得を変化させる。トラツクゑ・・・） スタＱ１８．Ｑ１９を流れる電流が大きい時は高利得と
なり、逆にトランジスタＱ１７．Ｑ２０を流れる電流が
大きいときは低利得となる。この回路の電圧利得Ａｖは
、２組の差動対の利得の和となり、トランジスタＱ１７
〜Ｑ２０が同等のものであるとすると、近似的に次のよ
うに表せる。
る。この回路は負荷を同じとするトランジスタＱ１８．
Ｑ１９及びトランジスタＱ１７゜Ｑ２０からなる２組の
差動対と、この２組の差動対を流れる電流な相補的に調
整できるトランジスタＱ２１．Ｑ２２から成る差動対に
よって構成される。例えば、トランジスタＱ１８．Ｑ１
９からなる差動対を高利得に、トランジスタＱ１７．Ｑ
２０から成る差動対を低利得になるように抵抗８１８〜
Ｒ２１の値を設定しくＲ１９＝Ｒ２０＜Ｒ１８＝Ｒ２１
）、制御端子ｖ０１に印加する電圧を調整することに９
９・」１得を変化させる。トラツクゑ・・・） スタＱ１８．Ｑ１９を流れる電流が大きい時は高利得と
なり、逆にトランジスタＱ１７．Ｑ２０を流れる電流が
大きいときは低利得となる。この回路の電圧利得Ａｖは
、２組の差動対の利得の和となり、トランジスタＱ１７
〜Ｑ２０が同等のものであるとすると、近似的に次のよ
うに表せる。
Ａｖ＝−ｇｍ（１）＊Ｒ２２／（１＋ｇｍ（１）傘Ｒ１
９）−ｇｍ（ｔｏ −ｒ）＊Ｒ２２／（１＋ｇｍ（Ｉｏ
−１）傘Ｒ１８）−（１）ここで、■・・・・・・Ｒ１
９を流れる電流、２・工。・・・・・・定電流源を流れ
る電流、ｇｍ （Ｉ）、ｇｍ （Ｉ。
９）−ｇｍ（ｔｏ −ｒ）＊Ｒ２２／（１＋ｇｍ（Ｉｏ
−１）傘Ｒ１８）−（１）ここで、■・・・・・・Ｒ１
９を流れる電流、２・工。・・・・・・定電流源を流れ
る電流、ｇｍ （Ｉ）、ｇｍ （Ｉ。
−Ｉ）・・・・・・相互フンダクタンス、この時、利得
可変幅Ａｗは（１）式により Ａｗ＃Ｒ１８／Ｒ１９・・・・・・（２）となる。
可変幅Ａｗは（１）式により Ａｗ＃Ｒ１８／Ｒ１９・・・・・・（２）となる。
上述した従来の利得可変増幅器は、第３図に示す高利得
の差動対のＤＣ特性と第４図に示す低利得の差動対のＤ
Ｃ特性が加算され、第６図に示す点の間隔は高利得から
低利得に遷移するほど狭まパノ り直線領域ａが小さくなる欠点がある。ここで直線領域
より大きい信号（直線領域以外の信号）が入力された場
合、歪の大きな出力となって現れる。
の差動対のＤＣ特性と第４図に示す低利得の差動対のＤ
Ｃ特性が加算され、第６図に示す点の間隔は高利得から
低利得に遷移するほど狭まパノ り直線領域ａが小さくなる欠点がある。ここで直線領域
より大きい信号（直線領域以外の信号）が入力された場
合、歪の大きな出力となって現れる。
第２図の利得可変増幅器が低利得の状態になると、トラ
ンジスタＱ１７．Ｑ２０はオフとなり直線領域の出力ダ
イナミックレンジＶＬ４Ｎは第２図で示すＱｌ８．Ｒ２
２で表わせば、ＶＬｒｗ＝ ２ Ｘ 工Ｃ（Ｑｌ ８）
ｘＲ２２となる。ここでＩＣ（Ｑｌ８）はトランジスタ
Ｑ１８に流れるフレフタ電流である。このダイナミック
レンジは小さい値となる。
ンジスタＱ１７．Ｑ２０はオフとなり直線領域の出力ダ
イナミックレンジＶＬ４Ｎは第２図で示すＱｌ８．Ｒ２
２で表わせば、ＶＬｒｗ＝ ２ Ｘ 工Ｃ（Ｑｌ ８）
ｘＲ２２となる。ここでＩＣ（Ｑｌ８）はトランジスタ
Ｑ１８に流れるフレフタ電流である。このダイナミック
レンジは小さい値となる。
本発明の目的は入出力特性の直線領域が広くとれる、す
なわち利得制御動作範囲の広い利得可変増幅器を提供す
ることにある。
なわち利得制御動作範囲の広い利得可変増幅器を提供す
ることにある。
本発明によれば、ベースに入力信号が供給され出力をコ
レクタから取り出すようにしたエミッタ結合型の高利得
差動トランジスタ対と、前記高利得差動トランジスタ対
にベースおよびコレクタをそれぞれ共通に接続したエミ
ッタ結合型の低利得ンシスタ対のエミッタに電流を分配
して利得を制御する電流分配回路とを有する利得可変増
幅器において前記高利得差動トランジスタ対は少なくと
も２組以上の差動トランジスタ対を有し、それぞれのト
ランジスタ対の片方のトランジスタはベース電位が異な
り、他方のトランジスタ対はベースが共通に接続され、
かつ前記低利得トランジスタ対の入出力特性の直線領域
に前記高利得差動トランジスタ対の各トランジスタ対の
入出力特性の直線領域が重なるように構成された利得可
変増幅器が得られる。
レクタから取り出すようにしたエミッタ結合型の高利得
差動トランジスタ対と、前記高利得差動トランジスタ対
にベースおよびコレクタをそれぞれ共通に接続したエミ
ッタ結合型の低利得ンシスタ対のエミッタに電流を分配
して利得を制御する電流分配回路とを有する利得可変増
幅器において前記高利得差動トランジスタ対は少なくと
も２組以上の差動トランジスタ対を有し、それぞれのト
ランジスタ対の片方のトランジスタはベース電位が異な
り、他方のトランジスタ対はベースが共通に接続され、
かつ前記低利得トランジスタ対の入出力特性の直線領域
に前記高利得差動トランジスタ対の各トランジスタ対の
入出力特性の直線領域が重なるように構成された利得可
変増幅器が得られる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の実施例を示す回路図である。
本発明の実施例の利得可変増幅器は、コレクタを正電源
Ｖ、。ベースを正相入力端子に接続した第１のトランジ
スタＱ１と、コレクタを正電源、ベースを逆相入力端子
に接続した第２のトランジスタＲ２の他端にエミッタを
接続し、ベースを第１の調整端子７に接続した第３のト
ランジスタＱ３と、一端を負電源に接続した第２の抵抗
Ｒ５の他端にエミッタを接続し、ベースを第１の調整端
子７に接続した第４のトランジスタＱ４と、一端を第１
のトランジスタａろエミッタに接続し他端を第３のトラ
ンジスタＱ３のコレクタと接続した第３の抵抗Ｒ１と、
一端を第２のトランジスタＱ２のエミッタに接続し他端
を第５のトランジスタＱ７のベースに接続した第４の抵
抗Ｒ３と、一端を第４のトランジスタＱ４のコレクタに
接続し他端を第５のトランジスタＱ７のベースに接続し
た第５の抵抗Ｒ４と、一端を正電源に他端を止層出力端
子３と第５のトランジスタＱ７のコレクタに接続した第
６の抵抗Ｒ１４と、一端を正電源に他端を逆相出力端子
４に接続した第７の抵抗Ｒ１５と、ベースを第２の調整
端子６にエミッタを電流源工１に接続した第６のトラン
ジスタＱ１４と、ベースを第３の調整端子５に、エミッ
タを電流源バ）・７ノ レクタを正相出力端子３に、ベースを第２のトランジス
タＱ２のエミッタに接続した第８のトランジスタＱ５と
、コレクタを正相出力端子３に、ベースを第４のトラン
ジスタＱ４のコレクタに接続した第９のトランジスタＱ
６と、コレクタを正相出力端子３に、ベースを第５のト
ランジスタＱ７のベースに接続した第１０のトランジス
タＱ８と、コレクタを逆相出力端子４に、ベースを第３
のトランジスタＱ３のコレクタに接続した第１１〜１４
のトランジスタＱ９〜Ｑ１２とを有する。
Ｖ、。ベースを正相入力端子に接続した第１のトランジ
スタＱ１と、コレクタを正電源、ベースを逆相入力端子
に接続した第２のトランジスタＲ２の他端にエミッタを
接続し、ベースを第１の調整端子７に接続した第３のト
ランジスタＱ３と、一端を負電源に接続した第２の抵抗
Ｒ５の他端にエミッタを接続し、ベースを第１の調整端
子７に接続した第４のトランジスタＱ４と、一端を第１
のトランジスタａろエミッタに接続し他端を第３のトラ
ンジスタＱ３のコレクタと接続した第３の抵抗Ｒ１と、
一端を第２のトランジスタＱ２のエミッタに接続し他端
を第５のトランジスタＱ７のベースに接続した第４の抵
抗Ｒ３と、一端を第４のトランジスタＱ４のコレクタに
接続し他端を第５のトランジスタＱ７のベースに接続し
た第５の抵抗Ｒ４と、一端を正電源に他端を止層出力端
子３と第５のトランジスタＱ７のコレクタに接続した第
６の抵抗Ｒ１４と、一端を正電源に他端を逆相出力端子
４に接続した第７の抵抗Ｒ１５と、ベースを第２の調整
端子６にエミッタを電流源工１に接続した第６のトラン
ジスタＱ１４と、ベースを第３の調整端子５に、エミッ
タを電流源バ）・７ノ レクタを正相出力端子３に、ベースを第２のトランジス
タＱ２のエミッタに接続した第８のトランジスタＱ５と
、コレクタを正相出力端子３に、ベースを第４のトラン
ジスタＱ４のコレクタに接続した第９のトランジスタＱ
６と、コレクタを正相出力端子３に、ベースを第５のト
ランジスタＱ７のベースに接続した第１０のトランジス
タＱ８と、コレクタを逆相出力端子４に、ベースを第３
のトランジスタＱ３のコレクタに接続した第１１〜１４
のトランジスタＱ９〜Ｑ１２とを有する。
トランジスタＱ５〜Ｑ７はそれぞれ抵抗Ｒ６〜Ｒ８を介
してトランジスタＱ１４のコレクタに接続され、トラン
ジスタＱＩＯ〜Ｑ１２はそれぞれ抵抗Ｒ１１〜Ｒ１３を
介してトランジスタＱ１４のコレクタに接続されている
。またトランジスタＱ８、Ｑ９はそれぞれ抵抗Ｒ９，Ｒ
ＩＯを介してトランジスタＱ１３のコレクタに接続され
ている。
してトランジスタＱ１４のコレクタに接続され、トラン
ジスタＱＩＯ〜Ｑ１２はそれぞれ抵抗Ｒ１１〜Ｒ１３を
介してトランジスタＱ１４のコレクタに接続されている
。またトランジスタＱ８、Ｑ９はそれぞれ抵抗Ｒ９，Ｒ
ＩＯを介してトランジスタＱ１３のコレクタに接続され
ている。
抵抗Ｒ９，ＲＩＯの抵抗値は小さく、抵抗Ｒ６〜Ｒ８，
Ｒ１１〜Ｒ１３は大きく設定されている。
Ｒ１１〜Ｒ１３は大きく設定されている。
１２は高利得の差動対、トランジスタＱ８．Ｑ９は低利
得の差動対となる。また各トランジスタの差動対は負荷
抵抗Ｒ１４，Ｒ１５を共通としている。トランジスタＱ
１３．Ｑ１４は、高利得と低利得の差動対の電流配分を
制御するトランジスタで基準電圧Ｖｒｅｆ＜制御電圧Ｍ
ＣＩなら高利得の差動対からの電流が流れることになる
。抵抗Ｒ１゜Ｒ３，Ｒ４（Ｒ１＝Ｒ３＝Ｒ４）は各差動
対を構成するトランジスタのベースに入力される信号に
対して、オフセットを与えるためのもので、このオフセ
ット量は、調整端子７からの電圧Ｖ。２により制御され
る。この高利得の差動対は逆相入力端子で（トランジス
タＱ５のベース電位）〉（トランジスタＱ７０ベース電
位）〉（トランジスタＱ６のベース電位）というように
ＤＣバイアス点が変化させられているため、第５図のよ
うな差動対の動作中心電圧が異なった特性を示す。点線
で示すのは、トランジスタＱ５．Ｑ６のＤＣ特性である
が、全体の増幅器としての動作中心がトランジスタＱ７
．ＱＩＯのベース電位となっているため、実際の動作と
しては見えない。ここで第４図に示す低利得の差動対（
トランジスタＱ８．Ｑ９）のＤＣ特性との加算を考えた
場合、ちょうど低利得と高利得のＤＣ特性が切り替えら
れる前後においてトランジスタＱ５．Ｑ７の動作領域が
来るように制御電圧Ｖ。２を制御すれば、第７図に示す
ような直線性が第６図に示す従来例のほぼ３倍の特性が
得られる。なお本実施例では高利得差動トランジスタ対
が３つであったが、２つ又は４つ以上であってもよい。
得の差動対となる。また各トランジスタの差動対は負荷
抵抗Ｒ１４，Ｒ１５を共通としている。トランジスタＱ
１３．Ｑ１４は、高利得と低利得の差動対の電流配分を
制御するトランジスタで基準電圧Ｖｒｅｆ＜制御電圧Ｍ
ＣＩなら高利得の差動対からの電流が流れることになる
。抵抗Ｒ１゜Ｒ３，Ｒ４（Ｒ１＝Ｒ３＝Ｒ４）は各差動
対を構成するトランジスタのベースに入力される信号に
対して、オフセットを与えるためのもので、このオフセ
ット量は、調整端子７からの電圧Ｖ。２により制御され
る。この高利得の差動対は逆相入力端子で（トランジス
タＱ５のベース電位）〉（トランジスタＱ７０ベース電
位）〉（トランジスタＱ６のベース電位）というように
ＤＣバイアス点が変化させられているため、第５図のよ
うな差動対の動作中心電圧が異なった特性を示す。点線
で示すのは、トランジスタＱ５．Ｑ６のＤＣ特性である
が、全体の増幅器としての動作中心がトランジスタＱ７
．ＱＩＯのベース電位となっているため、実際の動作と
しては見えない。ここで第４図に示す低利得の差動対（
トランジスタＱ８．Ｑ９）のＤＣ特性との加算を考えた
場合、ちょうど低利得と高利得のＤＣ特性が切り替えら
れる前後においてトランジスタＱ５．Ｑ７の動作領域が
来るように制御電圧Ｖ。２を制御すれば、第７図に示す
ような直線性が第６図に示す従来例のほぼ３倍の特性が
得られる。なお本実施例では高利得差動トランジスタ対
が３つであったが、２つ又は４つ以上であってもよい。
以上説明したように、本発明は、高利得の差動対を２対
以上と、低利得の差動対を１対で構成することにより、
高利得から低利得にわたって、直線性を改善することが
できる効果がある。
以上と、低利得の差動対を１対で構成することにより、
高利得から低利得にわたって、直線性を改善することが
できる効果がある。
第１図は本発明の実施例を示す回路図、第２図は従来例
の利得可変増幅器を示す回路図、第３図は第２図の従来
例の高利得の差動対のＤＣ特性を示す線図、第４図は低
利得の差動対のＤＣ特性を示す線図、第５図は本発明の
高利得の差動対のＤＣ特性を示す線図、第６図は従来例
の総合のＤＣ特性を示す線図、第７図は本発明の総合の
ＤＣ特性を示す線図である。 １・・・・・・正相入力端子、２・・・・・・逆相入力
端子、３・・・・・・正相出力端子、４・・・・・・逆
相出力端子、５・・・・・・レファレンス入力端子、６
，７・・・・・・調整端子、８・・・・・・正電源端子
、９・・・・・・負電源端子、Ｒ１へＲ１５・・・・・
・抵抗、Ｑｌ〜Ｑ１４・・・・・・ＮＰＮ型トランジス
タ、１１・・・・・・電流源、１０・・・・・・正相入
力端子、１１・・・・・・逆相入力端子、１２・・・・
・・正相出力端子、１３・・・・・・逆相出力端子、１
４・・・・・・レファレンス入力端子、１５・・・・・
・調整端子、１６・・・・・・正電源端子、１７・・・
・・・負電源端子、Ｒ１６〜Ｒ２３・・・・・・抵抗、
Ｑ１５〜Ｑ２２・・・・・・ＮＰＮ型トランジスタ、Ｉ
２・・・・・・電流源。 代理人 弁理士 内 原 音 簑 ２ 面 ￥ｒ３図 石４図
の利得可変増幅器を示す回路図、第３図は第２図の従来
例の高利得の差動対のＤＣ特性を示す線図、第４図は低
利得の差動対のＤＣ特性を示す線図、第５図は本発明の
高利得の差動対のＤＣ特性を示す線図、第６図は従来例
の総合のＤＣ特性を示す線図、第７図は本発明の総合の
ＤＣ特性を示す線図である。 １・・・・・・正相入力端子、２・・・・・・逆相入力
端子、３・・・・・・正相出力端子、４・・・・・・逆
相出力端子、５・・・・・・レファレンス入力端子、６
，７・・・・・・調整端子、８・・・・・・正電源端子
、９・・・・・・負電源端子、Ｒ１へＲ１５・・・・・
・抵抗、Ｑｌ〜Ｑ１４・・・・・・ＮＰＮ型トランジス
タ、１１・・・・・・電流源、１０・・・・・・正相入
力端子、１１・・・・・・逆相入力端子、１２・・・・
・・正相出力端子、１３・・・・・・逆相出力端子、１
４・・・・・・レファレンス入力端子、１５・・・・・
・調整端子、１６・・・・・・正電源端子、１７・・・
・・・負電源端子、Ｒ１６〜Ｒ２３・・・・・・抵抗、
Ｑ１５〜Ｑ２２・・・・・・ＮＰＮ型トランジスタ、Ｉ
２・・・・・・電流源。 代理人 弁理士 内 原 音 簑 ２ 面 ￥ｒ３図 石４図
Claims (1)
- 【特許請求の範囲】 ベースに入力信号が供給され出力をコレクタから取り出
すようにしたエミッタ結合型の高利得差動トランジスタ
対と、前記高利得差動トランジスタ対にベースおよびコ
レクタをそれぞれ共通に接続したエミッタ結合型の低利
得差動トランジスタ対と、前記それぞれの差動トランジ
スタ対のエミッタに電流を分配して利得を制御する電流
分配回路とを有する利得可変増幅器において、 前記高利得差動トランジスタ対は少なくとも２組以上の
差動トランジスタ対を有し、それぞれのトランジスタ対
の片方のトランジスタはベース電位が異なり、他方のト
ランジスタ対はベースが共通に接続され、かつ前記低利
得トランジスタ対の入出力特性の直線領域に前記高利得
差動トランジスタ対の各トランジスタ対の入出力特性の
直線領域が重なるように構成された利得可変増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31021887A JPH01149605A (ja) | 1987-12-07 | 1987-12-07 | 利得可変増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31021887A JPH01149605A (ja) | 1987-12-07 | 1987-12-07 | 利得可変増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149605A true JPH01149605A (ja) | 1989-06-12 |
Family
ID=18002617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31021887A Pending JPH01149605A (ja) | 1987-12-07 | 1987-12-07 | 利得可変増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149605A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485670A (ja) * | 1990-07-30 | 1992-03-18 | Toshiba Corp | 取引システム |
-
1987
- 1987-12-07 JP JP31021887A patent/JPH01149605A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485670A (ja) * | 1990-07-30 | 1992-03-18 | Toshiba Corp | 取引システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2622321B2 (ja) | 高周波数クロス接合折返しカスコード回路 | |
| JP2869664B2 (ja) | 電流増幅器 | |
| JP2733962B2 (ja) | 利得制御増幅器 | |
| JPH0514582Y2 (ja) | ||
| JP2607729B2 (ja) | ヒステリシスコンパレータ | |
| JPH01149605A (ja) | 利得可変増幅器 | |
| JPH04268810A (ja) | 遅延回路 | |
| JP3286826B2 (ja) | 可変利得増幅回路 | |
| JPS60236509A (ja) | 差動可変増幅回路 | |
| JPH05218767A (ja) | 可変利得増幅回路 | |
| JPH0616572B2 (ja) | 半導体回路装置 | |
| JP3441356B2 (ja) | 増幅回路 | |
| JPH10506253A (ja) | Ｃｍｏｓプログラム可能な抵抗を基礎としたトランスコンダクタ | |
| JP3528332B2 (ja) | 可変利得増幅器 | |
| JPH0418251Y2 (ja) | ||
| JPH0730370A (ja) | 可変インピーダンス装置 | |
| JP2716560B2 (ja) | 半導体集積回路 | |
| JPS6117617Y2 (ja) | ||
| JPH0281505A (ja) | 可変利得増幅器 | |
| JP3312640B2 (ja) | スイッチ回路 | |
| JP2001156564A (ja) | 可変利得増幅回路 | |
| JPH0630426B2 (ja) | 利得可変回路 | |
| JPS59200511A (ja) | オペアンプ | |
| JP2001007668A (ja) | 可変利得増幅回路 | |
| JPH11330877A (ja) | 利得可変回路 |