JPH01149481A - ４層構成の電力半導体デバイス - Google Patents

４層構成の電力半導体デバイス

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JPH01149481A
JPH01149481A JP63277213A JP27721388A JPH01149481A JP H01149481 A JPH01149481 A JP H01149481A JP 63277213 A JP63277213 A JP 63277213A JP 27721388 A JP27721388 A JP 27721388A JP H01149481 A JPH01149481 A JP H01149481A
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anode
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side emitter
defect
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JP63277213A
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Gerhard Dr Miller
ゲルハルト、ミラー
Jenoe Tihanyi
イエネ、チハニ
Peter Wehr
ペーター、ウエール
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Siemens AG
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Siemens AG
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、少なくとも１つの陰極側エミッタ領域と陰
極側ベース領域、１つの中間領域および少なくとも１つ
の陽極側エミッタ領域を備える４層構成の電力半導体デ
バイスに関するものである。
〔従来の技術〕
この種の電力半導体デバイスは一般に公知である。この
半導体デバイスの内部では両種のキャリアによって電流
が運ばれ、それによってキャリア蓄積電荷が構成され、
遮断時にティルミ流とじて認められる。この電流か流れ
ている限りデバイスは完全には阻止されない。ティルミ
流が流れている間に電圧が上昇するから、デバイス内部
で比較的大きな損失電力が熱に変換される。
〔発明が解決しようとする課題〕
この発明の目的は、ティルミ＠継続時間を短縮して損失
電力を低減させることである。
〔課題を解決するための手段〕
この目的はこの発明により、陽極側エミッタ領域にレー
ザー光照射によって欠陥区域を作り、この区域を陽極側
エミッタ領域と中間領域の間のｐｎ接合を越えて中間領
域内まで拡げることによって達成される。
この発明の種々の実施態様は特許請求の範囲の請求項２
以下に示されている。
〔実施例〕
図面を参照し２つの実施例についてこの発明を更に詳細
に説明する。
公知の絶縁ゲート電極バイポーラ・トランジスタ（ＴＧ
ＢＴ）のオーム負荷に対するティルミ流１１の時間経過
を第４図に示す。この電流は半導体基板内で行われる再
結合に起因するものであって、その継続時間は８０ｔＩ
Ｓである。
第１図にこの発明によるＩ　ＧＢＴの半導体基板部分を
示す。これは導電型を交替する４領域を含むバイポーラ
・トランジスタであって、絶縁されたゲートを通して制
御される。中間領域は１として示され、この中間領域は
所定の濃度にｎ型ドープされている。中間領域１内には
それよりも高濃度にｎ型ドープされた陰極側ベース領域
２が埋め込まれる。領域２には更にそれよりも高濃度に
ｎ型ドープされた陰極側エミッタ領域３が埋め込まれる
。半導体基板の陽極側には、領域１よりも高濃度にドー
プされたｐ型エミッタ領域４が設けられる。半導体基板
の陰極側表面には絶縁層６があり、その上にゲート電極
７が設けられている。この電極は半導体基板の表面に現
れたベース領域部分を覆う。領域２．３の表面のゲート
電極に対して反対側には陰極８が設けられ、領域２と３
の間の強力な分路を形成する。この分路はサイリスクに
おいて良く知られたラッチングを阻止する。陽極側エミ
ッタ領域４には陽極９が接触する。
陽極側エミッタ領域４には欠陥区域１０があり、この区
域は陽極側エミッタ領域４と領域１と４の間のｐｎ接合
５を貫通して中間領域１の内部に達する。欠陥区域１０
はレーザー光照射によって作られる。このレーザーとし
ては種々のものが使用可能である。半導体デバイスのレ
ーザー加工技術は例えば「電気化字素会誌（Ｊｏｕｒｎ
ａｌ　ｏｆ　ｔｈｅ　Ｈｌｅｃｔｒｏ　Ｃｈｅｍｉｃａ
ｌ　５ｏｃｉｔｙ）　Ｊ第１２６巻第８号１４３６〜１
４３７頁の記載により公知である。欠陥区域１０はレー
ザー光エネルギーを使用する溶融によって作られる。こ
のエネルギーはｐｎ接合５よりも深くまで半導体が溶融
するように選定される。陽極側エミッタ領域の厚さは５
から１０μ慨の間、区域１０の厚さはこれより例えば２
ｕｔａだけ厚くする。しかしエミッタ領域４の厚さはこ
れより薄くして１μｍ程度とすることも可能である。
欠陥区域１０があるとこの区域からはキャリアの放出が
無く又あっても僅かであるから、領域２、ｌおよび４か
ら成るバイポーラ・トランジスタのエミッタ効率が低下
する。その上この区域は再結合中心となり、中間領域１
のキャリア濃度を低減させる。この低下はｐｎ接合５の
近傍で最大である。
第２回はＧＴＯサイリスクとして知られているこの発明
によるターンオフ・サイリスクを示す。
このサイリスタにはｎ型ドープ中間領域１４と陰極側ベ
ース領域１５があり、この陰極側ベース領域１５に陰極
側エミッタ領域１６が埋め込まれている。更に陽極側エ
ミッタ領域１７が設けられ、これに陽極２０が接触する
。ドーピングの情況は第１図の半導体デバイスのものに
対応する。エミッタ領域１６にはエミッタ電極１８があ
り、それらの間にゲート電極１９が設けられ領域１５に
電気結合される。ゲート電極１９とエミッタ電極１日は
それぞれ並列に接続される。陽極側には第１図のＩ　Ｇ
ＢＴの場合と同様に欠陥区域１０が領域１４と１７の間
のｐｎ接合２１を貫通して設けられる。
第３図の電流時間曲線はターンオフ特性が明らかに改善
されていることを示す。即ちティルミ流は第４図の場合
に比べて低い電流値０．４Ａから始まり、３０μｓ後に
は流れが止まる。半導体内部で変換された…失電力は第
４図の場合の約２０％に低減される。これらの値は厚さ
約５００μｍの半導体基板をもつＩＧＢＴにおいて測定
されたものである。ｐ型ドープされた領域２と４は厚さ
約４μｍであり、面密度Ｉ　Ｘ　１０　”ｃｍ−”、イ
オンエネルギー４５ｋｅＶのイオン注入によって作られ
た。
欠陥区域１０は第５図に示すように鳥形に作られ、陽極
側エミッタ領域４（第２図）内に均等に分布している。
その直径すと深さは約１０μｍ、相互間隔ａは１００μ
ｍ程度である。欠陥区域１０は領域４の表面の約１％を
占めるが、必要に応じてこれを０．５％から１０％の間
で変えることも可能である。
欠陥区域は第６図に示すようにストライプ形として互に
平行して配置することも可能である。更に第７図に示す
ように欠陥区域をストライプ形の区域が交叉する格子と
することも可能である。第６図、第７図においても欠陥
区域の面積を領域４の表面積の０．５ないし１０％、特
に１％程度とすることができる。
上記の実施例は陰極側エミッタ領域がドープされた半導
体領域である半導体デバイスに関するものであったが、
これを金属・シリコン化合物例えば白金シリジッドから
成るものとすることも可能である。
【図面の簡単な説明】
第１図と第２図はこの発明の互に異なる実施例の断面を
示し、第３図はこの発明による電力半導体デバイスのタ
ーンオフ電流の電流時間曲線を示し、第４図は従来の４
領域電力半導体デバイスのターンオフ電流の電流時間曲
線、第５図ないし第７図は欠陥区域の形状と配置の種々
の実施例を示す。 ｌ・・・中間領域 ２・・・陰極側ベース領域 ３・・・陰極側エミッタ領域 ４・・・陽極側エミッタ領域 ６・・・絶縁層 ７・・・ゲート電極 ８・・・陰極 ９・・・陽極

Claims (1)

  1. 【特許請求の範囲】 １）陰極側エミッタ領域（３、１６）、陰極側ベース領
    域（２、１５）、中間領域（１、１４）および陽極側エ
    ミッタ領域（４、１７）を備える電力半導体デバイスに
    おいて、陽極側エミッタ領域（４、１７）がレーザー光
    照射による欠陥区域（１０）を含むこと、この区域が陽
    極側のエミッタ領域（４、１７）と中間領域（１、１４
    ）の間のｐｎ接合（５、２１）を貫通して中間領域内部
    まで拡がっていることを特徴とする４層構成の電力半導
    体デバイス。 ２）欠陥区域（１０）が陽極側エミッタ領域（４、１７
    ）の面積の０．５ないし１０％を占めることを特徴とす
    る請求項１記載の電力半導体デバイス。 ３）欠陥区域（１０）が島の形に形成され、陽極側エミ
    ッタ領域（４、１７）上に一様に分布していることを特
    徴とする請求項１又は２記載の電力半導体デバイス。 ４）欠陥区域（１０）がストライプ形に形成され、互に
    平行配置されていることを特徴とする請求項１又は２記
    載の電力半導体デバイス。 ５）欠陥区域（１０）がストライプ形に形成され、１つ
    の格子を構成することを特徴とする請求項１又は２記載
    の電力半導体デバイス。
JP63277213A 1987-11-03 1988-11-01 ４層構成の電力半導体デバイス Pending JPH01149481A (ja)

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