JPS59139666A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59139666A JPS59139666A JP58012718A JP1271883A JPS59139666A JP S59139666 A JPS59139666 A JP S59139666A JP 58012718 A JP58012718 A JP 58012718A JP 1271883 A JP1271883 A JP 1271883A JP S59139666 A JPS59139666 A JP S59139666A
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- JP
- Japan
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- semiconductor
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- layer
- conductivity type
- buried layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000126 substance Substances 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Engineering & Computer Science (AREA)
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は横形トランジスタまたは注入集積論理回路装置
（以下Ｉ２Ｌと略称する）等の半導体装置に関する。
（以下Ｉ２Ｌと略称する）等の半導体装置に関する。
一つの半導体基体に相補形のトランジスタで一対のゲー
ト回路を構成するＩ２Ｌは、例えば第１図に示すように
、ｐ型シリコン（Ｓｉ）基板１上にｎ＋型埋込層２を介
してエピタキシャル成長させたｎ型Ｓ１層３０表面に横
形ｐｎｐ ）ランジスタの一方のｐ型領域４をインジェ
クタとし、他方のｐ型頭域（ｐｎｐ）ランジスタのコレ
クタ）５を縦形ｎｐｎ）ランジスタのベースに共用し、
ｎ型Ｓｉ層３をエミッタ、ｐ型頭域５内のｎ＋型領領域
６コレクタとする縦形逆方向ｎｐｎ）ランジスタを構成
するものである。
ト回路を構成するＩ２Ｌは、例えば第１図に示すように
、ｐ型シリコン（Ｓｉ）基板１上にｎ＋型埋込層２を介
してエピタキシャル成長させたｎ型Ｓ１層３０表面に横
形ｐｎｐ ）ランジスタの一方のｐ型領域４をインジェ
クタとし、他方のｐ型頭域（ｐｎｐ）ランジスタのコレ
クタ）５を縦形ｎｐｎ）ランジスタのベースに共用し、
ｎ型Ｓｉ層３をエミッタ、ｐ型頭域５内のｎ＋型領領域
６コレクタとする縦形逆方向ｎｐｎ）ランジスタを構成
するものである。
本願出願人によれば上記Ｉ２Ｌを変形して、第２図に示
すように、インジェクタｐ型領域４と逆方向ｎｐｎ）ラ
ンジスタのベースｐ型領域５との間のｎ型半導体基体（
横形ｐｎｐ）ランジスタのベース）表面上に絶縁膜７を
介してゲート電極８を形成し１、ゲートへの印加電圧の
変化によりインジェクション電流を制御する構造が提案
されている。
すように、インジェクタｐ型領域４と逆方向ｎｐｎ）ラ
ンジスタのベースｐ型領域５との間のｎ型半導体基体（
横形ｐｎｐ）ランジスタのベース）表面上に絶縁膜７を
介してゲート電極８を形成し１、ゲートへの印加電圧の
変化によりインジェクション電流を制御する構造が提案
されている。
ところでＩ２Ｌは高速化、省電流化のためにエピタキシ
ャルｎ型層を薄く形成する傾向にあるがその場合、同図
に矢印で示すようにイ／ジェクタｐ型領域４からｎ＋＋
埋込層２を経てベースｐ型領域５にインジェクション電
流の一部が流れるため、その部分の電流制御を前記ゲー
ト電圧により行なうことはできない。
ャルｎ型層を薄く形成する傾向にあるがその場合、同図
に矢印で示すようにイ／ジェクタｐ型領域４からｎ＋＋
埋込層２を経てベースｐ型領域５にインジェクション電
流の一部が流れるため、その部分の電流制御を前記ゲー
ト電圧により行なうことはできない。
本発明は上記した問題を解決したものである。
本発明の一つの目的はＩ２Ｌにおけるインジェクション
電流の制御効率を向上することにあり、他の目的はｐｎ
ｐ ）ランジスタやＩ２Ｌにおいて有効電流比率を高め
ることにある。
電流の制御効率を向上することにあり、他の目的はｐｎ
ｐ ）ランジスタやＩ２Ｌにおいて有効電流比率を高め
ることにある。
以下、本発明を実施例にそって詳述する。
第３図は本発明をゲート付きＩ２Ｌ （第２図を参照）
に適用した場合の実施例を縦断面図にて示すものである
。同図において第１図と共通の構成部分は第１図と同一
の番号により指示しである。本発明ではＩ２Ｌの横形ｐ
ｎｐ）ランジスタの直下部分、すなわちインジェクタｐ
型領域４．コレクタ（ｎｐｎ）ランジスタのベース）ｐ
型頭域５の一部及びインジェクタ・ベースに挾まれたベ
ース（ｎ型層３）の直下部とｎ＋＋埋込層２の間に、エ
ピタキシャルｎ型Ｓｉ層内部に導入した物質、例えば０
．又はＮ２と半導体Ｓｉとの結合物である５ｉＯｚ又は
Ｓｉ３Ｎ４等の絶縁物の膜９が形成される。
に適用した場合の実施例を縦断面図にて示すものである
。同図において第１図と共通の構成部分は第１図と同一
の番号により指示しである。本発明ではＩ２Ｌの横形ｐ
ｎｐ）ランジスタの直下部分、すなわちインジェクタｐ
型領域４．コレクタ（ｎｐｎ）ランジスタのベース）ｐ
型頭域５の一部及びインジェクタ・ベースに挾まれたベ
ース（ｎ型層３）の直下部とｎ＋＋埋込層２の間に、エ
ピタキシャルｎ型Ｓｉ層内部に導入した物質、例えば０
．又はＮ２と半導体Ｓｉとの結合物である５ｉＯｚ又は
Ｓｉ３Ｎ４等の絶縁物の膜９が形成される。
このような絶縁物膜９はｎ＋＋埋込層２形成後にその表
面にＯ７又はＮ、をイオン打込みにより導入し、その後
ｎ型Ｓｉ層３をエピタキシャル成長させた後、レーザー
光でアニールすることによりＳｉ半導体上層の結晶構造
を変化させることなく半導体内部に前記絶縁膜９を形成
するものである。
面にＯ７又はＮ、をイオン打込みにより導入し、その後
ｎ型Ｓｉ層３をエピタキシャル成長させた後、レーザー
光でアニールすることによりＳｉ半導体上層の結晶構造
を変化させることなく半導体内部に前記絶縁膜９を形成
するものである。
このようなＩ２Ｌ構造においては、横形ｐｎｐトランジ
スタ領域とｎ＋＋埋込層２との間に絶縁膜９が介在する
ことにより、エピタキシャル層２カー例えば１．５μ（
ｐ型頭域の深さ０．７μ）と薄℃・場合にｎ＋＋埋込層
２とｐ型領域４，５との間の電子・正孔の干渉による無
効電流がなくなり、インジェクタｐ型領域４から横方向
への有効電流のみとなり、ゲート電圧印加による制御性
力１極ｄ）てよくなる。すなわち、ゲート電圧（−）を
加えることにより電流パスの断面積が減少しインジェク
ション電流を制御する。これはエピタキシャル１−の厚
さが薄いほど（０６１〜１．０μｍ）制御性カー有効に
働く。したがって、同一チップ、同一形状のＩＬゲート
で動作速度の異なるゲートを形成すること力可能であり
、ゲート遅延が必要なシステムの確実な動作を実現でき
る。
スタ領域とｎ＋＋埋込層２との間に絶縁膜９が介在する
ことにより、エピタキシャル層２カー例えば１．５μ（
ｐ型頭域の深さ０．７μ）と薄℃・場合にｎ＋＋埋込層
２とｐ型領域４，５との間の電子・正孔の干渉による無
効電流がなくなり、インジェクタｐ型領域４から横方向
への有効電流のみとなり、ゲート電圧印加による制御性
力１極ｄ）てよくなる。すなわち、ゲート電圧（−）を
加えることにより電流パスの断面積が減少しインジェク
ション電流を制御する。これはエピタキシャル１−の厚
さが薄いほど（０６１〜１．０μｍ）制御性カー有効に
働く。したがって、同一チップ、同一形状のＩＬゲート
で動作速度の異なるゲートを形成すること力可能であり
、ゲート遅延が必要なシステムの確実な動作を実現でき
る。
本発明はＩ２Ｌに限らず、横形ｐｎｐ ）ランジスタな
有するＩＣ一般に適用できるものである。
有するＩＣ一般に適用できるものである。
第４図は横形ｐ ｎ ｐ ）ランジスタ（単体）に本発
明を適用した場合の実施例の断面図である。この第４図
は第５図で示す平面図のＡ−Ａ切断面に対応する。同図
において、１はｐ−型基板、２（まｎ＋＋埋込層、３は
ｌｐｎ ）ランジスタのベースとなるエピタキシャルｎ
型層、１０はｐｎｐ）ランジスタのエミッタｐ型領域、
１１は同コレクタｐ型領域である。７はベース領域１２
表面に形成した絶縁膜、８はゲート電極である。同図に
示すようにＩ）ｎｌ））ランジスタ領域下部とｎパ型埋
込ｊ脅２との間に半導体丞体（エピタキシャルｎ型層）
内に導入した。、、Ｎ、による絶縁膜９な形成しである
。なおエミッタとコレクタに挾まれたｐｎｐトランジス
タのベース領域１２とベース取す出シ部ｎ＋型層１３と
の電気的導通をは力・るため、絶縁膜９の一部１４を窓
開しである。このような横形ｐｎｐ）ランジスタにお（
・て絶縁膜を内部に介挿することによりｈ 絶対値をケ
ートＧによってＥ 制御する場合に極めて有効である。
明を適用した場合の実施例の断面図である。この第４図
は第５図で示す平面図のＡ−Ａ切断面に対応する。同図
において、１はｐ−型基板、２（まｎ＋＋埋込層、３は
ｌｐｎ ）ランジスタのベースとなるエピタキシャルｎ
型層、１０はｐｎｐ）ランジスタのエミッタｐ型領域、
１１は同コレクタｐ型領域である。７はベース領域１２
表面に形成した絶縁膜、８はゲート電極である。同図に
示すようにＩ）ｎｌ））ランジスタ領域下部とｎパ型埋
込ｊ脅２との間に半導体丞体（エピタキシャルｎ型層）
内に導入した。、、Ｎ、による絶縁膜９な形成しである
。なおエミッタとコレクタに挾まれたｐｎｐトランジス
タのベース領域１２とベース取す出シ部ｎ＋型層１３と
の電気的導通をは力・るため、絶縁膜９の一部１４を窓
開しである。このような横形ｐｎｐ）ランジスタにお（
・て絶縁膜を内部に介挿することによりｈ 絶対値をケ
ートＧによってＥ 制御する場合に極めて有効である。
第１図はＩ２孔の一般的な構造を示す縦断面図である。
第２図はゲート付Ｉ２Ｌの一例を示す縦断面図である。
第３図は本発明によるゲート付Ｉ２Ｌの一実施例を示す
縦断面図である。 第４図は本発明によるケート付横形ｐｎｐ）ランジスタ
の例を示す縦断面図、 第５図は平面図でそのＡ−Ａ切断面が第４図に対応する
。 １・・・ｐ−型基板、２・・・ｎ″−型埋込層、３・・
・エピタキシャルｎ型層、４・・インジェクタｐ型領域
、５・・・ｎｐｎ）ランジスタのベースｐ型領域、６・
・・コレクタｎ＋型領域、７・・・絶縁膜、８・・ゲー
ト、９・・・半導体内に形成した絶縁膜。 第 １ 図 第 ２ 図 第 ３ 図 〃 第 ４ 図 第５１・：
縦断面図である。 第４図は本発明によるケート付横形ｐｎｐ）ランジスタ
の例を示す縦断面図、 第５図は平面図でそのＡ−Ａ切断面が第４図に対応する
。 １・・・ｐ−型基板、２・・・ｎ″−型埋込層、３・・
・エピタキシャルｎ型層、４・・インジェクタｐ型領域
、５・・・ｎｐｎ）ランジスタのベースｐ型領域、６・
・・コレクタｎ＋型領域、７・・・絶縁膜、８・・ゲー
ト、９・・・半導体内に形成した絶縁膜。 第 １ 図 第 ２ 図 第 ３ 図 〃 第 ４ 図 第５１・：
Claims (1)
- 【特許請求の範囲】 １、内部に高濃度埋込層を有する第１導電型半導体基体
の一生表面に第２導電型領域からなるエミッタ及びコレ
クタを互いに離隔して形成し、エミッタ・コレクタ間の
第１導電型基体表面をベースとしてこの上に絶縁ゲート
を形成した横形トランジスタであって、この横形トラン
ジスタ直下と前記高濃度埋込層との間に半導体内部に導
入した物質とこの半導体との結合物である絶縁物膜を有
することを特徴とする半導体装置。 ２、高濃度埋込層を有する第１導電型半導体基体の一生
表面に横形トランジスタの一部として第２導電型領域か
らなるインジェクタと、このインジェクタから離隔して
形成された第２導電型領域をベースとする逆方向縦形ト
ランジスタとを有する半導体注入集積論理回路装置（Ｉ
２Ｌ）において、上記インジェクタと逆方向縦形トラン
ジスタのペースとの間の半導体基体表面に絶縁膜を介し
てゲートを形成するとともにインジェクタとその近傍の
前記逆方向トランジスタのペースの一部を含む領域の直
下部と高濃度埋込層との間に半導体内部に導入した物質
とこの半導体との結合物である絶縁物質膜を形成するこ
とを特徴とする半導体装置。 ３、上記第１導電型半導体基体にはｐ−型シリコン基板
上にｎ型シリコン・エピタキシャル層を形成したもので
あり、第２導電型領域はｐ型頭域である特許請求の範囲
第２項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012718A JPS59139666A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012718A JPS59139666A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139666A true JPS59139666A (ja) | 1984-08-10 |
Family
ID=11813206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012718A Pending JPS59139666A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951110A (en) * | 1987-11-03 | 1990-08-21 | Siemens Aktiengesellschaft | Power semiconductor structural element with four layers |
-
1983
- 1983-01-31 JP JP58012718A patent/JPS59139666A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951110A (en) * | 1987-11-03 | 1990-08-21 | Siemens Aktiengesellschaft | Power semiconductor structural element with four layers |
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