JPH01146341A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
- Publication number
- JPH01146341A JPH01146341A JP30639487A JP30639487A JPH01146341A JP H01146341 A JPH01146341 A JP H01146341A JP 30639487 A JP30639487 A JP 30639487A JP 30639487 A JP30639487 A JP 30639487A JP H01146341 A JPH01146341 A JP H01146341A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor layer
- forming
- interlayer insulating
- lower wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 67
- 239000004020 conductor Substances 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、集積回路における配線の多層化を実現する方
法に関するものである。
法に関するものである。
［従来の技術］
従来、多層配線を施した集積回路として、例えば第２図
に示す構成のものがあった。
に示す構成のものがあった。
この集積回路は、基板１上に形成した層間絶縁層２上に
、下部配線用導電体ＮＪ３、層間絶縁膜４、上部配線用
導電体層５を順に形成することによって作られる。
、下部配線用導電体ＮＪ３、層間絶縁膜４、上部配線用
導電体層５を順に形成することによって作られる。
［発明が解決しようとする問題点］
しかし、この多層配線では、層間絶縁膜４はＣＶＤ（Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓ ｉ ｔ
ｉ ｏｎ）法により形成されるが、ステップカバーレジ
（表面段差の被覆性）が悪いと、図のａ部分とｂ部分に
あるようなオーバーハングといわれる形状になり、上部
配線用導電体層５がこの部分で破断してしまうという問
題点があった。
ｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓ ｉ ｔ
ｉ ｏｎ）法により形成されるが、ステップカバーレジ
（表面段差の被覆性）が悪いと、図のａ部分とｂ部分に
あるようなオーバーハングといわれる形状になり、上部
配線用導電体層５がこの部分で破断してしまうという問
題点があった。
また、層間絶縁１１！４の表面段差が大きくならないよ
うにするために、下部配線導電体層３を薄くすると、抵
抗値が大きくなるという問題点が生じる。
うにするために、下部配線導電体層３を薄くすると、抵
抗値が大きくなるという問題点が生じる。
本発明はこのような問題点を解決するためになされたも
のであり、層間絶縁膜が平坦化されていて、上部配線用
導電体層の断線を防止できるとともに、厚い下部配線用
導電体層を形成できる多層配線の形成方法を実現するこ
とを目的とする。
のであり、層間絶縁膜が平坦化されていて、上部配線用
導電体層の断線を防止できるとともに、厚い下部配線用
導電体層を形成できる多層配線の形成方法を実現するこ
とを目的とする。
［問題点を解決するための手段］
本発明は、
次の工程を有する多層配線の形成方法である。
■基板上に層間絶縁膜を形成し、この上に配線パターン
形状の清が設けられた絶縁層を形成する工程。
形状の清が設けられた絶縁層を形成する工程。
■前記絶縁層の上にレジスト層を形成する工程。
■基板面全体にわたって下部配線用導電体層を形成する
工程。
工程。
■リフトオフ法により前記レジスト層上にある下部配線
用導電体層を除去して清白の下部配線用導電体層を残す
工程。
用導電体層を除去して清白の下部配線用導電体層を残す
工程。
■基板面全体にわたって層間絶縁層を形成し、さらにこ
の上に上部配線用導電体層を形成する工程。
の上に上部配線用導電体層を形成する工程。
［実施例］
以下、図面を用いて本発明を説明する。
第１図は本発明にかかる多層配線の形成方法の一実施例
の工程図である。この図は各工程の基板断面図である。
の工程図である。この図は各工程の基板断面図である。
以下、図面に従って形成手順を説明する。
まず、（ａ）図に示すように、シリコン基板１０上に層
間絶縁膜１１を形成し、この上に■族または■族の不純
物をドープした多結晶シリコン層１２を形成し、表面を
酸化して酸化膜１３をつくる。その後、酸化膜１３上に
窒化シリコン膜を形成し、配線パターンでエツチングす
る。エツチング後に残った窒化シリコン膜は１４である
。
間絶縁膜１１を形成し、この上に■族または■族の不純
物をドープした多結晶シリコン層１２を形成し、表面を
酸化して酸化膜１３をつくる。その後、酸化膜１３上に
窒化シリコン膜を形成し、配線パターンでエツチングす
る。エツチング後に残った窒化シリコン膜は１４である
。
次に、酸化を行うと、（ｂ）図に示すように、窒化シリ
コン膜１４でマスクされていない多結晶シリコン層１２
は熱酸化膜１５になる。なお、マスクとしては、窒化シ
リコンに限らずこの熱処理工程で酸化されない高融点化
合物であればよい。
コン膜１４でマスクされていない多結晶シリコン層１２
は熱酸化膜１５になる。なお、マスクとしては、窒化シ
リコンに限らずこの熱処理工程で酸化されない高融点化
合物であればよい。
さらに、（Ｃ）図に示すように、窒化シリコンＷＡ１４
と多結晶シリコン層１２をエツチングで除去する。これ
によって、熱酸化膜１５には清１６が形成される。ここ
で、請求範囲にいう絶縁層は熱酸化膜１５に相当する。
と多結晶シリコン層１２をエツチングで除去する。これ
によって、熱酸化膜１５には清１６が形成される。ここ
で、請求範囲にいう絶縁層は熱酸化膜１５に相当する。
その後、（ｄ）図に示すように、基板全面にわたってレ
ジスト層１７を塗布し、配線パターンの反転パターンで
バターニングして消１６内のものを除去した後、基板面
全体にわたって下部配線用導電体層１８を蒸着する。
ジスト層１７を塗布し、配線パターンの反転パターンで
バターニングして消１６内のものを除去した後、基板面
全体にわたって下部配線用導電体層１８を蒸着する。
次に、リフトオフ法により、レジスト層１７およびその
上にある下部配線用導電体層１８を除去し、講１６内の
下部配線用導電体層１８を残す。
上にある下部配線用導電体層１８を除去し、講１６内の
下部配線用導電体層１８を残す。
その後、（ｅ）図に示すように、基板面全体にわたって
層間絶縁層１つを形成し、さらにその上に上部配線用導
電体層２０を形成する。
層間絶縁層１つを形成し、さらにその上に上部配線用導
電体層２０を形成する。
リフトオフ法による除去を行ったときに、熱酸化Ｍ１５
と溝１６内に残った下部配線用導電体層１８の表面の段
差はほとんどない。これによって、上部配線用導電体層
２０はほぼ平坦な面上に形成される。
と溝１６内に残った下部配線用導電体層１８の表面の段
差はほとんどない。これによって、上部配線用導電体層
２０はほぼ平坦な面上に形成される。
［効果］
本発明によれは、次の効果が得られる。
■リフトオフ法により、熱酸化膜１５と溝１６内に残っ
た下部配線用導電体層１８の表面段差が小さくなるため
、これらの上層に形成される上部配線用導電体層２０の
断線を防止できる。
た下部配線用導電体層１８の表面段差が小さくなるため
、これらの上層に形成される上部配線用導電体層２０の
断線を防止できる。
■熱酸化層１５は必要に応じて厚くできるため、表面段
差をおそれることなく下部配線用導電体層１８を厚くで
きる。これによって、配線遅延が少なくなり、しかも電
流密度も減少する。
差をおそれることなく下部配線用導電体層１８を厚くで
きる。これによって、配線遅延が少なくなり、しかも電
流密度も減少する。
第１図は本発明にかかる多層配線の形成方法の一実施例
の構成図、第２図は従来の方法により形成された多層配
線の構成図である。 １０・・・基板、１１．１９・・・層間絶縁膜、１２・
・・多結晶シリコン層、１５・・・熱酸化膜、１６・・
・沼、１７・・・レジスト層、１８・・・下部配線用導
電体層、２０・・・上部配線用導電体層。
の構成図、第２図は従来の方法により形成された多層配
線の構成図である。 １０・・・基板、１１．１９・・・層間絶縁膜、１２・
・・多結晶シリコン層、１５・・・熱酸化膜、１６・・
・沼、１７・・・レジスト層、１８・・・下部配線用導
電体層、２０・・・上部配線用導電体層。
Claims (1)
- 【特許請求の範囲】 次の工程を有する多層配線の形成方法。 （１）基板上に層間絶縁膜を形成し、この上に配線パタ
ーン形状の溝が設けられた絶縁層を形成する工程。 （２）前記絶縁層の上にレジスト層を形成する工程。 （３）基板面全体にわたって下部配線用導電体層を形成
する工程。 （４）リフトオフ法により前記レジスト層上にある下部
配線用導電体層を除去して溝内の下部配線用導電体層を
残す工程。 （５）基板面全体にわたって層間絶縁層を形成し、さら
にこの上に上部配線用導電体層を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30639487A JPH01146341A (ja) | 1987-12-03 | 1987-12-03 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30639487A JPH01146341A (ja) | 1987-12-03 | 1987-12-03 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146341A true JPH01146341A (ja) | 1989-06-08 |
Family
ID=17956487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30639487A Pending JPH01146341A (ja) | 1987-12-03 | 1987-12-03 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146341A (ja) |
-
1987
- 1987-12-03 JP JP30639487A patent/JPH01146341A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5950113B2 (ja) | 半導体装置 | |
| JPH06318578A (ja) | 半導体素子のコンタクトホール形成方法 | |
| US6194257B1 (en) | Fabrication method of gate electrode having dual gate insulating film | |
| JPS63211672A (ja) | 半導体集積回路装置 | |
| JPH01146341A (ja) | 多層配線の形成方法 | |
| JPS6255949A (ja) | 半導体装置の製造方法 | |
| JPS6347952A (ja) | 半導体装置 | |
| JP2621287B2 (ja) | 多層配線層の形成方法 | |
| JPS62137853A (ja) | 多層配線の形成方法 | |
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| JPH02156537A (ja) | 半導体装置の製造方法 | |
| JP2950620B2 (ja) | 半導体装置 | |
| JP2828089B2 (ja) | 半導体装置の製造方法 | |
| KR100226252B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JPS6278853A (ja) | 半導体装置の製造方法 | |
| JPS6278852A (ja) | 半導体装置の製造方法 | |
| JPS5885529A (ja) | 半導体装置の製造方法 | |
| JPS6384118A (ja) | 半導体装置の製造方法 | |
| JPS6145859B2 (ja) | ||
| JPS62296443A (ja) | 半導体装置及びその製造方法 | |
| JPH06177264A (ja) | 半導体装置の製造方法 | |
| JPH03120826A (ja) | 半導体装置の金属配線形成方法 | |
| JPH05291174A (ja) | 半導体装置の製造方法 | |
| JPS60234344A (ja) | 半導体装置の製造方法 | |
| JPS6132555A (ja) | 多層配線構造の形成方法 |