JPH01145860A - 両面ゲート型静電誘導サイリスタの製造方法 - Google Patents
両面ゲート型静電誘導サイリスタの製造方法Info
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- JPH01145860A JPH01145860A JP30322487A JP30322487A JPH01145860A JP H01145860 A JPH01145860 A JP H01145860A JP 30322487 A JP30322487 A JP 30322487A JP 30322487 A JP30322487 A JP 30322487A JP H01145860 A JPH01145860 A JP H01145860A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、静電誘導効果によって通電および遮断を制御
する静電誘導サイリスタに係わり、特に２種類のゲート
拡散層（制御電極層）を形成してスイッチ特性を向上さ
せた両面ゲート型静電誘導サイリスタの製造方法に関す
る。
する静電誘導サイリスタに係わり、特に２種類のゲート
拡散層（制御電極層）を形成してスイッチ特性を向上さ
せた両面ゲート型静電誘導サイリスタの製造方法に関す
る。
〔従来の技術及び発明が解決しようとする問題点〕従来
、スイッチ特性を向上させたサイリスタとしてカソード
側とアノード側の両方にゲート拡散層を設けた両面ゲー
ト型静電誘導サイリスタがある。この両面ゲート型静電
誘導サイリスタの製造は次のように行われる。
、スイッチ特性を向上させたサイリスタとしてカソード
側とアノード側の両方にゲート拡散層を設けた両面ゲー
ト型静電誘導サイリスタがある。この両面ゲート型静電
誘導サイリスタの製造は次のように行われる。
例えば、ｎ−型基板上にｐ゛拡散領域（ゲート拡散層）
を選択的に形成し、その上にｎ−型半導体層とｐ−半導
体層を順次エピタキシャル成長させ、このｐ−型エピタ
キシャル層にｎ゛拡散領域（ゲート拡散層）を選択的に
形成するとともに、その上にｐ−型半導体層をさらにエ
ピタキシャル成長させる。そして、最初のｎ−型基板と
最後にエピタキシャル成長させたｐ−型半導体層表面に
カソード電極およびアノード電極をそれぞれ形成し、基
板あるいはエピタキシャル層を選択除去してｐ゛拡散領
域とｎ°拡散領域の各ゲート拡散層を露出して第１．第
２のゲート電極が形成される（特公昭５６−３２７９４
）。
を選択的に形成し、その上にｎ−型半導体層とｐ−半導
体層を順次エピタキシャル成長させ、このｐ−型エピタ
キシャル層にｎ゛拡散領域（ゲート拡散層）を選択的に
形成するとともに、その上にｐ−型半導体層をさらにエ
ピタキシャル成長させる。そして、最初のｎ−型基板と
最後にエピタキシャル成長させたｐ−型半導体層表面に
カソード電極およびアノード電極をそれぞれ形成し、基
板あるいはエピタキシャル層を選択除去してｐ゛拡散領
域とｎ°拡散領域の各ゲート拡散層を露出して第１．第
２のゲート電極が形成される（特公昭５６−３２７９４
）。
また、第２図に示したように、スイッチ速度をさらに向
上させるためにｎ”型基板３１に第１ゲート３２および
カソード３３を形成するとともに、このｎ−型基板３１
の裏面にｐ−型層３４をエピタキシャル成長させて第２
ゲート３５およびアノード３６を形成するようにしたも
のがある（西洋完全結晶プロジェクト研究概要集：６１
．１２）。
上させるためにｎ”型基板３１に第１ゲート３２および
カソード３３を形成するとともに、このｎ−型基板３１
の裏面にｐ−型層３４をエピタキシャル成長させて第２
ゲート３５およびアノード３６を形成するようにしたも
のがある（西洋完全結晶プロジェクト研究概要集：６１
．１２）。
しかしながら、上記のようなサイリスタを製造する際、
従来は前記のように１枚の基板にエピタキシャル成長と
拡散を何度も行っていた。
従来は前記のように１枚の基板にエピタキシャル成長と
拡散を何度も行っていた。
このため、基板やゲート拡散層が何度も高温に曝される
ことになり、基板に熱歪が生じやすいばかりかゲート拡
散層の拡散制御が困難になるという問題があった。
ことになり、基板に熱歪が生じやすいばかりかゲート拡
散層の拡散制御が困難になるという問題があった。
また、特に上記第２図に示したように１枚の基板の表裏
両面にエピタキシャル層を形成する構造のサイリスタに
おいては、エピタキシャル成長工程で基板裏面に傷がつ
きやすいにもかかわらず、裏面に微細加工あるいはエピ
タキシャル層を形成しなければならないため、結晶性が
低下したりパターンの歩留まりが悪いという問題があっ
た。
両面にエピタキシャル層を形成する構造のサイリスタに
おいては、エピタキシャル成長工程で基板裏面に傷がつ
きやすいにもかかわらず、裏面に微細加工あるいはエピ
タキシャル層を形成しなければならないため、結晶性が
低下したりパターンの歩留まりが悪いという問題があっ
た。
本発明の両面ゲート型静電誘導サイリスタの製造方法は
、真性半導体もしくは低不純物密度半導体の基板上に該
基板と逆導電型の高不純物密度半導体の制御電極層を選
択的に形成する工程と、前記基板の制御電極層を形成し
た面に該基板と同じ導電型の真性半導体もしくは低不純
物密度半導体の成長層を形成する工程と、前記成長層の
一部を選択除去して前記制御電極層を露出する工程と、
上記各工程によって形成されるとともに基板の導電型が
異なる２種類の半導体層の基板の裏面において該２枚の
半導体層の基板を単結晶にする貼り合わせ加工を行う工
程と、前記露出された制御電極層と前記成長層に金属電
極を形成する工程とを備えたことを特徴とする。
、真性半導体もしくは低不純物密度半導体の基板上に該
基板と逆導電型の高不純物密度半導体の制御電極層を選
択的に形成する工程と、前記基板の制御電極層を形成し
た面に該基板と同じ導電型の真性半導体もしくは低不純
物密度半導体の成長層を形成する工程と、前記成長層の
一部を選択除去して前記制御電極層を露出する工程と、
上記各工程によって形成されるとともに基板の導電型が
異なる２種類の半導体層の基板の裏面において該２枚の
半導体層の基板を単結晶にする貼り合わせ加工を行う工
程と、前記露出された制御電極層と前記成長層に金属電
極を形成する工程とを備えたことを特徴とする。
カソード側あるいはアノード側の主電流通路となる低不
純物密度層およびゲート拡散層（制御電極層）は異なる
半導体層に個別に形成されるため、このゲート拡散層、
基板あるいは低不純物密度層などが不要な熱処理工程を
経過することがない。
純物密度層およびゲート拡散層（制御電極層）は異なる
半導体層に個別に形成されるため、このゲート拡散層、
基板あるいは低不純物密度層などが不要な熱処理工程を
経過することがない。
上記カソード側の半導体層とアノード側の半導体層のそ
れぞれの基板の裏面を密着・加熱して貼り合わせ処理を
行うと、２つの半導体層の基板が単結晶化する。そして
ゲート拡散層と成長層にゲート電極、カソード電極およ
びアノード電極を形成すると両面ゲート型静電誘導サイ
リスタが形成される。
れぞれの基板の裏面を密着・加熱して貼り合わせ処理を
行うと、２つの半導体層の基板が単結晶化する。そして
ゲート拡散層と成長層にゲート電極、カソード電極およ
びアノード電極を形成すると両面ゲート型静電誘導サイ
リスタが形成される。
第１図（ａｌ〜（１１は、本発明の両面ゲート型静電誘
導サイリスタの製造方法の一例を示す工程図である。
導サイリスタの製造方法の一例を示す工程図である。
シリコンのｎ型低不純物密度のｎ−基板ｌを形成しく第
１図（ａｌ）、この基板１の所定の面にｐ型不純物を選
択拡散してｐ壁高不純物密度のカソード側のゲート拡散
層２を形成する（同図（ｂ））。
１図（ａｌ）、この基板１の所定の面にｐ型不純物を選
択拡散してｐ壁高不純物密度のカソード側のゲート拡散
層２を形成する（同図（ｂ））。
基板１の上記ゲート拡散層２を形成した面にｎ型低不純
物密度層３を１１００℃で２０分エピタキシャル成長し
く同図（Ｃ））、さらにｎ型不純物を拡散して電極を接
合するためのｎ型高不純物密度層４を形成する（カソー
ド拡散）（同図（ｄ））。
物密度層３を１１００℃で２０分エピタキシャル成長し
く同図（Ｃ））、さらにｎ型不純物を拡散して電極を接
合するためのｎ型高不純物密度層４を形成する（カソー
ド拡散）（同図（ｄ））。
一方、上記の工程と平行してｐ型低不純物密度のｐ−基
板５を形成しく同図（ｅ））、これにｎ型高不純物密度
のアノード側のゲート拡散層６を選択拡散しくゲート拡
散）（同図（ｆｌ） 、ｆｌ型低不純物密度層７のエピ
タキシャル成長（ｇｌ、ｐ型筒不純物密度層８の拡散（
同図（ｈ））の処理を上回様に順次行う。
板５を形成しく同図（ｅ））、これにｎ型高不純物密度
のアノード側のゲート拡散層６を選択拡散しくゲート拡
散）（同図（ｆｌ） 、ｆｌ型低不純物密度層７のエピ
タキシャル成長（ｇｌ、ｐ型筒不純物密度層８の拡散（
同図（ｈ））の処理を上回様に順次行う。
上記のようにｎ型高不純物密度層４とｐ型筒不純物密度
層８が形成されたものに、同時にフォトリソグラフィ処
理およびエツチング処理を行って、ｎ型高不純物密度層
４側とｐ壁高不純物密度層８側からそれぞれｎ型低不純
物密度層３およびｐ型低不純物密度層７を選択除去し、
カソード例のゲート拡散層２とアノード側のゲート拡散
Ｎ６をそれぞれ露出させる。そしてカソード側の半導体
層１０とアノード側の半導体層２０が得られる（同図（
ｉｌおよび（ｊ））。
層８が形成されたものに、同時にフォトリソグラフィ処
理およびエツチング処理を行って、ｎ型高不純物密度層
４側とｐ壁高不純物密度層８側からそれぞれｎ型低不純
物密度層３およびｐ型低不純物密度層７を選択除去し、
カソード例のゲート拡散層２とアノード側のゲート拡散
Ｎ６をそれぞれ露出させる。そしてカソード側の半導体
層１０とアノード側の半導体層２０が得られる（同図（
ｉｌおよび（ｊ））。
次に、上記カソード側の半導体層１０とアノード側の半
導体層２０のそれぞれエツチング処理を施していない面
、すなわちｎ−基基板色裏面１ａとｐ−基板５の裏面５
ａをそれぞれ洗浄して活性化させ、この裏面１ａ、５ａ
を接触させるとともに１０００℃以上の雰囲気中で３０
分焼成させて貼り合わせる（同図（ｋ））。これによっ
てｎ−基基板色ｐ−基板５の結晶格子が規則正しく結合
され単結晶化される。なお、上記貼り合わせ技術につい
ては電子情報通信学会誌（Ｖｏｌ、７０ Ｎｏ。
導体層２０のそれぞれエツチング処理を施していない面
、すなわちｎ−基基板色裏面１ａとｐ−基板５の裏面５
ａをそれぞれ洗浄して活性化させ、この裏面１ａ、５ａ
を接触させるとともに１０００℃以上の雰囲気中で３０
分焼成させて貼り合わせる（同図（ｋ））。これによっ
てｎ−基基板色ｐ−基板５の結晶格子が規則正しく結合
され単結晶化される。なお、上記貼り合わせ技術につい
ては電子情報通信学会誌（Ｖｏｌ、７０ Ｎｏ。
６ ｐｐ、５９３−５９５ １９８７年６月ｒシリコ
ンウェーへの直接接着技術とその応用」）に提案されて
いる。
ンウェーへの直接接着技術とその応用」）に提案されて
いる。
このように、貼り合わせ工程を行った後、アルミニウム
等のメタライゼイションおよびエツチング処理を行って
カソード電極１１、アノード電極１２および各ゲート電
極１３．１４を形成しく１）、酸化膜の形成など表面に
パッシベーション処理を施す。
等のメタライゼイションおよびエツチング処理を行って
カソード電極１１、アノード電極１２および各ゲート電
極１３．１４を形成しく１）、酸化膜の形成など表面に
パッシベーション処理を施す。
以上のように、カソード側のゲート拡散やエピタキシャ
ル成長の処理とアノード側の処理を別の工程で行えるの
で、基板、ゲート拡散層あるいはエピタキシャル層が高
温に曝される回数が少なくなり、基板の熱歪を低減する
とともに、ゲート拡散の制御性が向上する。
ル成長の処理とアノード側の処理を別の工程で行えるの
で、基板、ゲート拡散層あるいはエピタキシャル層が高
温に曝される回数が少なくなり、基板の熱歪を低減する
とともに、ゲート拡散の制御性が向上する。
また、上記カソード側の半導体層１０とアノード側の半
導体層２０は同時に工程を進めることができるため、従
来の方法に比べて製造時間を短縮することができる。
導体層２０は同時に工程を進めることができるため、従
来の方法に比べて製造時間を短縮することができる。
さらに、カソード側のゲート拡散層とアノード側のゲー
ト拡散層を選択拡散する際のパターンとして同じマスク
を用いることができるとともに、各ゲート拡散層はカソ
ード側とアノード側からそれぞれ同様の工程で形成され
るので製造されるサイリスタが対称形となる。したがっ
て、このようなサイリスタの耐圧は正逆両方向とも同程
度となり、しかも高耐圧を実現することができる。
ト拡散層を選択拡散する際のパターンとして同じマスク
を用いることができるとともに、各ゲート拡散層はカソ
ード側とアノード側からそれぞれ同様の工程で形成され
るので製造されるサイリスタが対称形となる。したがっ
て、このようなサイリスタの耐圧は正逆両方向とも同程
度となり、しかも高耐圧を実現することができる。
なお、前記貼り合わせ工程以前に基板の裏面に傷などが
ついても、貼り合わせ工程によって貼り合わせ面の結晶
性が整えられるため、傷の影響はほとんどなく歩留まり
が向上する。
ついても、貼り合わせ工程によって貼り合わせ面の結晶
性が整えられるため、傷の影響はほとんどなく歩留まり
が向上する。
〔発明の効果〕
以上説明したよ゛うに本発明によれば、カソード ４側
の半導体層とアノード側の半導体層を別の基板上に形成
し、この基板の裏面を貼り合わせて両面ゲート型静電誘
導サイリスタを形成するようにしたので、ゲート拡散層
や基板等が高温に曝される回数を低減するとともに基板
裏面にエピタキシャル成長を行う必要がなく、基板の熱
歪を低減するとともにゲート拡散の制御性を向上させる
ことができ、さらにエピタキシャル成長膜の結晶性を向
上させるとともに、加工面の欠陥を減らしてパターンの
歩留まりを向上させることができる。
の半導体層とアノード側の半導体層を別の基板上に形成
し、この基板の裏面を貼り合わせて両面ゲート型静電誘
導サイリスタを形成するようにしたので、ゲート拡散層
や基板等が高温に曝される回数を低減するとともに基板
裏面にエピタキシャル成長を行う必要がなく、基板の熱
歪を低減するとともにゲート拡散の制御性を向上させる
ことができ、さらにエピタキシャル成長膜の結晶性を向
上させるとともに、加工面の欠陥を減らしてパターンの
歩留まりを向上させることができる。
また、カソード側とアノード側の半導体層の処理工程を
同時に進めることができるため製造時間を短縮すること
ができる。
同時に進めることができるため製造時間を短縮すること
ができる。
さらに、カソード側のゲート拡散層とアノード側のゲー
ト拡散層の形成に同じマスクを用いることができるとと
もに、各ゲート拡散層はサイリスタの両側からそれぞれ
同様の工程で対称形に形成されるので、耐圧性が正逆両
方向とも同程度で、しかも高耐圧なサイリスタを得るこ
とができる。
ト拡散層の形成に同じマスクを用いることができるとと
もに、各ゲート拡散層はサイリスタの両側からそれぞれ
同様の工程で対称形に形成されるので、耐圧性が正逆両
方向とも同程度で、しかも高耐圧なサイリスタを得るこ
とができる。
第１図は本発明の両面ゲート型静電誘導サイリスタの製
造方法の一実施例を示す工程図、第２図は本発明に係わ
る両面ゲート型静電誘導サイリスタの一例を示す図であ
る。 ｌ・・・ｎ−基板、２・・・カソード側のゲート拡散層
、３・・・ｎ型低不純物密度層、４・・・ｐ型高不純物
密度層、５・・・ｐ−基板、６・・・アノード側のゲー
ト拡散層、７・・・ｐ型紙不純物密度層、８・・・ｎ型
高不純物密度層、１１・・・カソード電極、１２・・・
アノード電極、１３，１４・・・ゲート電極。
造方法の一実施例を示す工程図、第２図は本発明に係わ
る両面ゲート型静電誘導サイリスタの一例を示す図であ
る。 ｌ・・・ｎ−基板、２・・・カソード側のゲート拡散層
、３・・・ｎ型低不純物密度層、４・・・ｐ型高不純物
密度層、５・・・ｐ−基板、６・・・アノード側のゲー
ト拡散層、７・・・ｐ型紙不純物密度層、８・・・ｎ型
高不純物密度層、１１・・・カソード電極、１２・・・
アノード電極、１３，１４・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 真性半導体もしくは低不純物密度半導体の基板上に該
基板と逆導電型の高不純物密度半導体の制御電極層を選
択的に形成する工程と、 前記基板の制御電極層を形成した面に該基板と同じ導電
型の真性半導体もしくは低不純物密度半導体の成長層を
形成する工程と、 前記成長層の一部を選択除去して前記制御電極層を露出
する工程と、 上記各工程によって形成されるとともに基板の導電型が
異なる２種類の半導体層の基板の裏面において該２枚の
半導体層の基板を単結晶にする貼り合わせ加工を行う工
程と、 前記露出された制御電極層と前記成長層に金属電極を形
成する工程と、 を備えたことを特徴とする両面ゲート型静電誘導サイリ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322487A JPH01145860A (ja) | 1987-12-02 | 1987-12-02 | 両面ゲート型静電誘導サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322487A JPH01145860A (ja) | 1987-12-02 | 1987-12-02 | 両面ゲート型静電誘導サイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01145860A true JPH01145860A (ja) | 1989-06-07 |
Family
ID=17918372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30322487A Pending JPH01145860A (ja) | 1987-12-02 | 1987-12-02 | 両面ゲート型静電誘導サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01145860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933807A3 (de) * | 1998-02-03 | 2000-01-26 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Leistungshalbleiterbauelementes |
-
1987
- 1987-12-02 JP JP30322487A patent/JPH01145860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933807A3 (de) * | 1998-02-03 | 2000-01-26 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Leistungshalbleiterbauelementes |
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