JPH01143356A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
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- JPH01143356A JPH01143356A JP30214387A JP30214387A JPH01143356A JP H01143356 A JPH01143356 A JP H01143356A JP 30214387 A JP30214387 A JP 30214387A JP 30214387 A JP30214387 A JP 30214387A JP H01143356 A JPH01143356 A JP H01143356A
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- Japan
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- gto
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- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、ＧＴＯ（ゲートターンオフ）サイリスクに関
する。
する。
Ｂ９発明の概要
本発明は、Ｐ＋ Ｎ＋ Ｐ＊ Ｎ２の４層３接合を備え
るＧＴＯサイリスクにおいて、 Ｎ、ベース層の厚さをターンオフ時のスパイク電圧耐量
の条件から設定した構造とすることにより、 スパイク電圧による素子破壊を防止でき、しかも耐電圧
と可制御電流の比を向上した素子製作を確実にするもの
である。
るＧＴＯサイリスクにおいて、 Ｎ、ベース層の厚さをターンオフ時のスパイク電圧耐量
の条件から設定した構造とすることにより、 スパイク電圧による素子破壊を防止でき、しかも耐電圧
と可制御電流の比を向上した素子製作を確実にするもの
である。
Ｃ１従来の技術
ＧＴＯ（ゲートターンオフ）サイリスクは、ゲ−ｌ−電
流による自己消弧能力を有し、一般のサイリスクに必要
な転流回路を不要にし、電力変換装置等のスイッヂ素子
に採用して変換効率の向」−や装置の小型、軽量化を図
ることができ、最近では各種電力制御装置への適用が多
く見られる。特に、大電力制御装置になるほどＧＴＯサ
イリスクの特長を発揮できることから、ＧＴＯサイリス
クはその高耐圧化、可制御電流の増大が望まれてきてい
る。
流による自己消弧能力を有し、一般のサイリスクに必要
な転流回路を不要にし、電力変換装置等のスイッヂ素子
に採用して変換効率の向」−や装置の小型、軽量化を図
ることができ、最近では各種電力制御装置への適用が多
く見られる。特に、大電力制御装置になるほどＧＴＯサ
イリスクの特長を発揮できることから、ＧＴＯサイリス
クはその高耐圧化、可制御電流の増大が望まれてきてい
る。
ＧＴＯサイリスクの耐電圧は、Ｎベース層の比抵抗、厚
さ及びＰベース層の濃度勾配等から比較的容易に設計し
うるちので、耐電圧４５００ボルトクラスの高耐圧ＧＴ
Ｏサイリスクが実用化されているし、研究段階ではそれ
以」二の高耐圧ＧＴＯサイリスタも発表されている。
さ及びＰベース層の濃度勾配等から比較的容易に設計し
うるちので、耐電圧４５００ボルトクラスの高耐圧ＧＴ
Ｏサイリスクが実用化されているし、研究段階ではそれ
以」二の高耐圧ＧＴＯサイリスタも発表されている。
一方、ＧＴＯサイリスクの可制御電流Ｉ ＴＧＯＭは、
次の関係にあることが知られている。
次の関係にあることが知られている。
Ｉ ＴＧＯＭ ＝Ｇｏｆｆ−１ｇｒ ＣＣＧｏｆｆ−Ｖ
Ｊ＋／ρｓｐＢ但し、Ｇｏｆｆは電流利得、Ｉｇｒはゲ
ート逆電流、Ｖ 、、＋ １はゲート・カソード間の逆
電圧、ρＳＰＢはＰベース層のシート抵抗である。
Ｊ＋／ρｓｐＢ但し、Ｇｏｆｆは電流利得、Ｉｇｒはゲ
ート逆電流、Ｖ 、、＋ １はゲート・カソード間の逆
電圧、ρＳＰＢはＰベース層のシート抵抗である。
上述の関係から、ＧＴＯサイリスクの可制御電流の増大
には逆電圧Ｖ Ｊ Ｉを大きくするか、又はシート抵抗
ρＳＰＢを小さくする必要がある。このうち、逆電圧ｖ
、７１の増大はオフゲート電源電圧の高圧化、制御電力
増で制限される。
には逆電圧Ｖ Ｊ Ｉを大きくするか、又はシート抵抗
ρＳＰＢを小さくする必要がある。このうち、逆電圧ｖ
、７１の増大はオフゲート電源電圧の高圧化、制御電力
増で制限される。
そこで、ソート抵抗ρＳｒ’Ｂを実質的に小さくするも
のとして、第２図に示ず埋込ゲート型ＧＴＯサイリスク
がある。このＧＴＯサイリスタは、Ｐ。
のとして、第２図に示ず埋込ゲート型ＧＴＯサイリスク
がある。このＧＴＯサイリスタは、Ｐ。
Ｎ、Ｐ２ Ｎ２４層３接合において、Ｐ、ベース層中に
放射状、格子状などの適当なパターンを持つ高濃度不純
物層Ｐ２゛を設け、ゲート電極Ｇからのオフゲート電流
を大きくかつ分割カソード型と同様に電流集中を回避す
る。なお、Ｋはカソード電極、Ａはアノード電極を示す
。
放射状、格子状などの適当なパターンを持つ高濃度不純
物層Ｐ２゛を設け、ゲート電極Ｇからのオフゲート電流
を大きくかつ分割カソード型と同様に電流集中を回避す
る。なお、Ｋはカソード電極、Ａはアノード電極を示す
。
Ｄ０発明が解決しようとする問題点
従来の埋込ゲート型ＧＴＯサイリスクは、シート抵抗ρ
ＳＰＢを低減し、低電圧のオフゲート電源によるもオフ
ゲート電流１ｇｒを増大するが、ターンオフ時にスナバ
回路のリード線インダクタンスで発生ずるスパイク電圧
によってターンオフ電力損失の瞬時値過大で素子破壊を
起こす問題がある。
ＳＰＢを低減し、低電圧のオフゲート電源によるもオフ
ゲート電流１ｇｒを増大するが、ターンオフ時にスナバ
回路のリード線インダクタンスで発生ずるスパイク電圧
によってターンオフ電力損失の瞬時値過大で素子破壊を
起こす問題がある。
第３図は一般的なＧＴＯサイリスクのターンオフ時のア
ノード電流ＩＡ、アノード・カソード間電圧ＶＤ及び両
者の積になる電力損失Ｌｏｓｓの波形を示す。同図から
も明らかなように、ＧＴＯサイリスクの電力損失Ｌ ｏ
ｓｓの瞬時値が最も大きくなるのは電圧ＶＤ波形にスパ
イク電圧Ｖｓｐが現れる時点になり、このスパイク電圧
Ｖｓｐによって素子破壊を起こす。
ノード電流ＩＡ、アノード・カソード間電圧ＶＤ及び両
者の積になる電力損失Ｌｏｓｓの波形を示す。同図から
も明らかなように、ＧＴＯサイリスクの電力損失Ｌ ｏ
ｓｓの瞬時値が最も大きくなるのは電圧ＶＤ波形にスパ
イク電圧Ｖｓｐが現れる時点になり、このスパイク電圧
Ｖｓｐによって素子破壊を起こす。
に述のスパイク電圧Ｖｓｐは、素子のターンオフ時の過
電圧ｄｖ／ｄｔ抑制のために設けるスナバ回路部品がイ
ンダクタンス分を含むことに因るもので、該インダクタ
ンス分の低減が望まれる。しかし、ＧＴＯサイリスクが
高耐圧化するにしたがってスナバ回路部品の耐電圧も高
くする必要があり、このことから回路部品のインダクタ
ンスの低減を難しくしている。
電圧ｄｖ／ｄｔ抑制のために設けるスナバ回路部品がイ
ンダクタンス分を含むことに因るもので、該インダクタ
ンス分の低減が望まれる。しかし、ＧＴＯサイリスクが
高耐圧化するにしたがってスナバ回路部品の耐電圧も高
くする必要があり、このことから回路部品のインダクタ
ンスの低減を難しくしている。
上述までのことから、従来のＧＴＯサイリスクは、埋込
ゲート型にするも耐電圧３０００ボルト。
ゲート型にするも耐電圧３０００ボルト。
４５００ボルトクラスの素子において可制御電流が３０
００アンペアを超すものは実用化を難しくしていた。
００アンペアを超すものは実用化を難しくしていた。
本発明の目的は、スパイク電圧に対する素子耐量を向上
させ、耐電圧と可制御電流の比も向上させる素子構造を
提供するにある。
させ、耐電圧と可制御電流の比も向上させる素子構造を
提供するにある。
Ｅ６問題点を解決するための手段
本発明は上記目的を達成するためになされたもので、Ｐ
＋ Ｎ＋ Ｐ ２ Ｎ２の４層３接合を備えるＧＴｏ
サイリスタにおいて、前記Ｎ、ベース層の厚さｄ（μ）
はターンオフ時に素子破壊に至らない最大スパイク電圧
Ｖｓｐ（Ｖ）設定値との比がｄ／Ｖｓｐ ＝１．０〜
１．４ になる構造にしたことを特徴とする。
＋ Ｎ＋ Ｐ ２ Ｎ２の４層３接合を備えるＧＴｏ
サイリスタにおいて、前記Ｎ、ベース層の厚さｄ（μ）
はターンオフ時に素子破壊に至らない最大スパイク電圧
Ｖｓｐ（Ｖ）設定値との比がｄ／Ｖｓｐ ＝１．０〜
１．４ になる構造にしたことを特徴とする。
Ｆ９作用
本発明者等は、種々の耐電圧を有するＧＴＯサイリスク
について実験、研究した結果、ターンオフ時に素子破壊
に至らない最大スパイク電圧（スパイク電圧耐量と呼ぶ
）は素子の径とは殆ど関係なく、Ｎベース層の厚さにほ
ぼ比例することを見し冒」」シた。第１図は種々のＮベ
ース層の厚さ（単位はマイクロ）を持つＧＴＯサイリス
クについてのスパイク電圧耐量（単位はボルト）の測定
結果を示し、Ｎベース層の厚さが高くなるほどスパイク
電圧耐量も増し、両者の関係は直線ＡとＢで囲まれる領
域で定められる。直線Ａは勾装置の特性になり、直線Ｂ
は勾装置、２の特性になり、ＧＴＯサイリスクに要求さ
れるスパイク電圧耐量を１ボルト上昇させるにはＮベー
スの厚さを１〜１．２マイクロ増大ずれば良いことが判
る。換言すれば、Ｎベース層の厚さｄ（μ）を素子に要
求されるスパイク電圧耐量Ｖｓｐ（Ｖ）との比か になる素子構造にすることで所期のスパイク電圧耐量を
持たせたＧＴＯサイリスクを実現できる。
について実験、研究した結果、ターンオフ時に素子破壊
に至らない最大スパイク電圧（スパイク電圧耐量と呼ぶ
）は素子の径とは殆ど関係なく、Ｎベース層の厚さにほ
ぼ比例することを見し冒」」シた。第１図は種々のＮベ
ース層の厚さ（単位はマイクロ）を持つＧＴＯサイリス
クについてのスパイク電圧耐量（単位はボルト）の測定
結果を示し、Ｎベース層の厚さが高くなるほどスパイク
電圧耐量も増し、両者の関係は直線ＡとＢで囲まれる領
域で定められる。直線Ａは勾装置の特性になり、直線Ｂ
は勾装置、２の特性になり、ＧＴＯサイリスクに要求さ
れるスパイク電圧耐量を１ボルト上昇させるにはＮベー
スの厚さを１〜１．２マイクロ増大ずれば良いことが判
る。換言すれば、Ｎベース層の厚さｄ（μ）を素子に要
求されるスパイク電圧耐量Ｖｓｐ（Ｖ）との比か になる素子構造にすることで所期のスパイク電圧耐量を
持たせたＧＴＯサイリスクを実現できる。
実用」−は少しの余裕度を持たせるべく、ｄ／Ｖｓｐ
＝１〜１．４に、好ましくは１．１〜１．３に設計する
。即ち、ｄ／Ｖｓｐ の下限は要求されるスパイク電圧
耐量に対する製品の歩留り及び素子耐電圧から決められ
、ｄ／Ｖｓｐの上限は素子のオン電圧の上昇など他の特
性から決められる。
＝１〜１．４に、好ましくは１．１〜１．３に設計する
。即ち、ｄ／Ｖｓｐ の下限は要求されるスパイク電圧
耐量に対する製品の歩留り及び素子耐電圧から決められ
、ｄ／Ｖｓｐの上限は素子のオン電圧の上昇など他の特
性から決められる。
」二連までの事実から、Ｎベース層の厚さｄとスパイク
電圧設定値Ｖｓｐとの比ｄ／Ｖｓｐが１〜１．４になる
構造とすることにより、所期のスパイク電圧耐量を得る
ことができる。
電圧設定値Ｖｓｐとの比ｄ／Ｖｓｐが１〜１．４になる
構造とすることにより、所期のスパイク電圧耐量を得る
ことができる。
また、従来はＮベース層の厚さｄが主に耐電圧の観点か
ら決められており、可制御電流Ｉ Ｔｃｏｘが２０００
アンペア以上のＧＴＯサイリスクで耐電圧ＶＤＭとの比
が ＝８− を超えるものは製品化を困難にしていた。これは、耐電
圧のみを考慮してＮベース層の厚さｄを小さくしすぎる
ことでスパイク電圧による素子破壊を招いていたものと
考慮される。この点についても、Ｎベース層の厚さｄの
下限をスパイク電圧から考慮した上述の範囲に制限する
ことで、可制御電流と耐電圧との比が０．８を超える素
子を製造し得ることになる。
ら決められており、可制御電流Ｉ Ｔｃｏｘが２０００
アンペア以上のＧＴＯサイリスクで耐電圧ＶＤＭとの比
が ＝８− を超えるものは製品化を困難にしていた。これは、耐電
圧のみを考慮してＮベース層の厚さｄを小さくしすぎる
ことでスパイク電圧による素子破壊を招いていたものと
考慮される。この点についても、Ｎベース層の厚さｄの
下限をスパイク電圧から考慮した上述の範囲に制限する
ことで、可制御電流と耐電圧との比が０．８を超える素
子を製造し得ることになる。
Ｇ、実施例
以下、本発明の実施例を従来素子と対比させて詳細に説
明する。
明する。
ＧＴＯサイリスクにおいて、耐電圧４５００ボルトを得
るには、Ｎベース層を比抵抗が２５０〜３５０Ω〜ＣＲ
で厚さが約８００ ｌｔで実現され、従来の設計でもＮ
ベース層の厚さを上記のものにしていた。
るには、Ｎベース層を比抵抗が２５０〜３５０Ω〜ＣＲ
で厚さが約８００ ｌｔで実現され、従来の設計でもＮ
ベース層の厚さを上記のものにしていた。
この素子において、しゃ断電流３０００アンペアの制御
を行うとき、スナバ回路のインダクタンスが約０．１５
μＨの条件ではスパイク電圧が約８００ボルトになる。
を行うとき、スナバ回路のインダクタンスが約０．１５
μＨの条件ではスパイク電圧が約８００ボルトになる。
このスパイク電圧は第１図の特性からＮベース層の厚さ
８００μではスパイク電圧耐量８００〜９６０ボルトよ
りも低いため、上記素子構造で耐電圧４５００ボルト、
可制御電流３０００アンペアを実現できる。
８００μではスパイク電圧耐量８００〜９６０ボルトよ
りも低いため、上記素子構造で耐電圧４５００ボルト、
可制御電流３０００アンペアを実現できる。
ここで、耐電圧４５００ボルトで可制御電流４５００Ａ
（ＩＴＧＯＭ／ＶＤＭ＝ １ 、 ０）とするには素
子径を大きくすることになるが、この電流増大に比例し
てスパイク電圧Ｖｓｐも上昇する。この電流４−５００
Ａでは上記スナバ回路のスパイク電圧は約１２００ボ
ルト程度まで上昇し、この値は上記厚さ８００μのＮベ
ース層のスパイク電圧耐重を越えることから該スパイク
電圧によって素子破壊になる。
（ＩＴＧＯＭ／ＶＤＭ＝ １ 、 ０）とするには素
子径を大きくすることになるが、この電流増大に比例し
てスパイク電圧Ｖｓｐも上昇する。この電流４−５００
Ａでは上記スナバ回路のスパイク電圧は約１２００ボ
ルト程度まで上昇し、この値は上記厚さ８００μのＮベ
ース層のスパイク電圧耐重を越えることから該スパイク
電圧によって素子破壊になる。
ここで、本発明ではＮベース層の厚さｄとスパイク電圧
耐量Ｖｓｐの比から該厚さｄを制限した素子構造にする
。この構造は、上記耐電圧４５００ポルＩ−１可制御電
流４５００アンペアを得るのに、スナバ回路によるスパ
イク電圧Ｉ２００ポルトからＮベース層の厚さｄを１２
００〜１６８０μにする。この条件による実験として、
Ｎベース層の厚さｄを１３００μにし、他の条件は従来
と同様にした素子を試作した結果、スパイク電圧耐量１
２００ボルト以」二でかつ可制御電流４５００アンペア
、耐電圧４５００ボルトを達成した。
耐量Ｖｓｐの比から該厚さｄを制限した素子構造にする
。この構造は、上記耐電圧４５００ポルＩ−１可制御電
流４５００アンペアを得るのに、スナバ回路によるスパ
イク電圧Ｉ２００ポルトからＮベース層の厚さｄを１２
００〜１６８０μにする。この条件による実験として、
Ｎベース層の厚さｄを１３００μにし、他の条件は従来
と同様にした素子を試作した結果、スパイク電圧耐量１
２００ボルト以」二でかつ可制御電流４５００アンペア
、耐電圧４５００ボルトを達成した。
なお、本発明は埋込ゲート型ＧＴＯサイリスク−１１＝
に限らず、一般のＧＴＯサイリスクに適用して同等の作
用効果を得ることができる。
用効果を得ることができる。
Ｈ３発明の効果
以上のとおり、本発明によれば、Ｎベース層の厚さをス
パイク電圧耐量から設定した構造とするため、従来の耐
電圧から設定するものに較べてスパイク電圧による素子
破壊を確実に防止し、また可制御電流と耐電圧の比を高
くした素子の実現を確実、容易にする効果がある。
パイク電圧耐量から設定した構造とするため、従来の耐
電圧から設定するものに較べてスパイク電圧による素子
破壊を確実に防止し、また可制御電流と耐電圧の比を高
くした素子の実現を確実、容易にする効果がある。
第１図は本発明に係るＮベース層厚さとスパイク電圧耐
量の関係を示す図、第２図は埋込ゲート型ＧＴＯサイリ
スクの断面構造図、第３図はＧＴＯサイリスクのターン
オフ時の各部波形図である。 第１図 Ｎへ・−スフｆ厚さとスパイク 電圧耐！のｒｊＩ賃、充示オ（２） ２００ ４００６００８００１０００１２０ＯＮへ−ズ
層厚ｊ（μ）
量の関係を示す図、第２図は埋込ゲート型ＧＴＯサイリ
スクの断面構造図、第３図はＧＴＯサイリスクのターン
オフ時の各部波形図である。 第１図 Ｎへ・−スフｆ厚さとスパイク 電圧耐！のｒｊＩ賃、充示オ（２） ２００ ４００６００８００１０００１２０ＯＮへ−ズ
層厚ｊ（μ）
Claims (1)
- 【特許請求の範囲】 Ｐ＿１Ｎ＿１Ｐ＿２Ｎ＿２の４層３接合を備えるＧＴ
Ｏサイリスタにおいて、前記Ｎ＿１層の厚さｄ（μ）は
ターンオフ時に素子破壊に至らない最大スパイク電圧Ｖ
ｓｐ（Ｖ）設定値との比が ｄ／Ｖｓｐ＝１．０〜１．４ になる構造にしたことを特徴とするＧＴＯサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30214387A JPH01143356A (ja) | 1987-11-30 | 1987-11-30 | Ｇｔｏサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30214387A JPH01143356A (ja) | 1987-11-30 | 1987-11-30 | Ｇｔｏサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143356A true JPH01143356A (ja) | 1989-06-05 |
Family
ID=17905425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30214387A Pending JPH01143356A (ja) | 1987-11-30 | 1987-11-30 | Ｇｔｏサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143356A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58189A (ja) * | 1981-06-12 | 1983-01-05 | ペンウオルト・コ−ポレ−シヨン | 高ガンマ相ポリフツ化ビニリデン圧電材料 |
| JPS6074679A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体素子の保護回路 |
-
1987
- 1987-11-30 JP JP30214387A patent/JPH01143356A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58189A (ja) * | 1981-06-12 | 1983-01-05 | ペンウオルト・コ−ポレ−シヨン | 高ガンマ相ポリフツ化ビニリデン圧電材料 |
| JPS6074679A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体素子の保護回路 |
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