JPS6074679A - 半導体素子の保護回路 - Google Patents
半導体素子の保護回路Info
- Publication number
- JPS6074679A JPS6074679A JP18275983A JP18275983A JPS6074679A JP S6074679 A JPS6074679 A JP S6074679A JP 18275983 A JP18275983 A JP 18275983A JP 18275983 A JP18275983 A JP 18275983A JP S6074679 A JPS6074679 A JP S6074679A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gto
- current
- capacitor
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 101100449816 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GTO1 gene Proteins 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 240000007182 Ochroma pyramidale Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体素子、特にゲートターンオフサイリスタ
（以下ＧＴＯと称する）など自己消弧能力を持った半導
体素子を保護する回路に関する。
（以下ＧＴＯと称する）など自己消弧能力を持った半導
体素子を保護する回路に関する。
［発明の技術的背景とその問題点］
第１図は自己消弧型半導体素子としてＧＴＯＩを用いた
場合の代表的な保護回路（スナバ回路）例を示している
。即ちスナバ回路は、ＧＴＯｌに並列に、ダイオード２
とコンデンサ３の直列回路を設け、ダイオード２に並列
に抵抗４を設けて構成されている。リアクトル５はスナ
バ回路の全長に存在する浮遊のインダクタンス成分を１
ケ所にまとめて等価回路として挿入したもので意図的に
リアクトルを接続したものではない。６は主回路の負荷
、７はゲートパルサである。
場合の代表的な保護回路（スナバ回路）例を示している
。即ちスナバ回路は、ＧＴＯｌに並列に、ダイオード２
とコンデンサ３の直列回路を設け、ダイオード２に並列
に抵抗４を設けて構成されている。リアクトル５はスナ
バ回路の全長に存在する浮遊のインダクタンス成分を１
ケ所にまとめて等価回路として挿入したもので意図的に
リアクトルを接続したものではない。６は主回路の負荷
、７はゲートパルサである。
第２図を用いてこの回路動作を説明し、スナバ回路の働
きとその問題点を明らかにする。第２図において時刻ｔ
ｏでゲートパルサ７から正のパルス電流１ｏをＧＴＯＩ
のゲート・カソード間に加えると、ＧＴＯｌはターンオ
ンし、電源Ｅ−負荷６−ＧＴＯＩ−電源Ｅの閉回路で電
流ＩＯが流れる。この時ＧＴＯ１には電′ｍＥからの電
流ＩＯの他にスナバ回路のコンデンサ３から電流ｉｓが
図示した矢印の向きと反対方向に流れ込む。この時の電
流１ｓはコンデンサ３の端子間初期電圧を抵抗４の値で
割った値がほぼ最大値となる。この時ＧＴＯｌのアノー
ド・カソード１１！ｌ電圧Ｖａ及びコンデンサ３の端子
電圧ＶＣは第３図に示す通りである。
きとその問題点を明らかにする。第２図において時刻ｔ
ｏでゲートパルサ７から正のパルス電流１ｏをＧＴＯＩ
のゲート・カソード間に加えると、ＧＴＯｌはターンオ
ンし、電源Ｅ−負荷６−ＧＴＯＩ−電源Ｅの閉回路で電
流ＩＯが流れる。この時ＧＴＯ１には電′ｍＥからの電
流ＩＯの他にスナバ回路のコンデンサ３から電流ｉｓが
図示した矢印の向きと反対方向に流れ込む。この時の電
流１ｓはコンデンサ３の端子間初期電圧を抵抗４の値で
割った値がほぼ最大値となる。この時ＧＴＯｌのアノー
ド・カソード１１！ｌ電圧Ｖａ及びコンデンサ３の端子
電圧ＶＣは第３図に示す通りである。
そして任意の時間だけＧＴＯｌをオン状態にしておき、
時刻ｔ１でゲートパルサ７からバルサ７から負のゲート
パルスをＧＴＯＩのゲート・カソード間に印加するとＧ
ＴＯｌは阻止状態に移行する。この時ＧＴＯ１に流れて
いた電流Ｉａがスナバ回路に転流するためスナバ電流■
Ｓは第１図の矢印の向きに流れ、ダイオード２を通して
コンデンサ３を充電する。したがって、このスナバ電流
Ｉｓが第２図の破線の如く流れるためスナバ回路に存在
するりアクドル５によりスパイク状の電圧か誘起される
。そのためＧＴＯｌのアノード・カソード間電圧Ｖａは
第２図の如く時刻ｔ３でスパイク状の電圧が生じる。こ
の電圧のピーク値ｖｄは第２図の損失電力波形ｐからも
わかるようにＧＴＯ１内部の熱損失となるため、成る一
定の値を超えると熱破壊に至らしめる。したがって小さ
な値に抑制しなければならない。
時刻ｔ１でゲートパルサ７からバルサ７から負のゲート
パルスをＧＴＯＩのゲート・カソード間に印加するとＧ
ＴＯｌは阻止状態に移行する。この時ＧＴＯ１に流れて
いた電流Ｉａがスナバ回路に転流するためスナバ電流■
Ｓは第１図の矢印の向きに流れ、ダイオード２を通して
コンデンサ３を充電する。したがって、このスナバ電流
Ｉｓが第２図の破線の如く流れるためスナバ回路に存在
するりアクドル５によりスパイク状の電圧か誘起される
。そのためＧＴＯｌのアノード・カソード間電圧Ｖａは
第２図の如く時刻ｔ３でスパイク状の電圧が生じる。こ
の電圧のピーク値ｖｄは第２図の損失電力波形ｐからも
わかるようにＧＴＯ１内部の熱損失となるため、成る一
定の値を超えると熱破壊に至らしめる。したがって小さ
な値に抑制しなければならない。
前記スパイク電圧ピーク値は、主回路条件とスナバ浮遊
インダクタンスによる誘起電圧およびスナバコンデンサ
３のターンオフ初期時刻ｔ２における放電残留型荷分の
電圧Ｖｃ（ｍｉｎ）によって決定される。コンデンサ電
圧ＶＣはスナバ回路の抵抗４の抵抗値ｒ（Ω）とコンデ
ンサ３の容量Ｃ；（ｆ＞でほぼ決り次式で表わせる。
インダクタンスによる誘起電圧およびスナバコンデンサ
３のターンオフ初期時刻ｔ２における放電残留型荷分の
電圧Ｖｃ（ｍｉｎ）によって決定される。コンデンサ電
圧ＶＣはスナバ回路の抵抗４の抵抗値ｒ（Ω）とコンデ
ンサ３の容量Ｃ；（ｆ＞でほぼ決り次式で表わせる。
Ｖｃ （ｔ ） ＝Ｖｄｘ−ｅ ｘ ｐ （−ｔ／ｃｒ
） −−−−−−（１）但し、ＶｄｘはＧＴＯｌがター
ンオンする直前のアノード・カソード間電圧（Ｖ）であ
る。（１）式で示すように通電時間ｔ （−ｔ２−ｔｏ
）の値が小さい場合にはコンデンサ３の電荷は完全に
放電せず、Ｖｃ（ｔ２ ） ＝Ｖｃ （’ｍ ｉ ｎ
）≠０となる。
） −−−−−−（１）但し、ＶｄｘはＧＴＯｌがター
ンオンする直前のアノード・カソード間電圧（Ｖ）であ
る。（１）式で示すように通電時間ｔ （−ｔ２−ｔｏ
）の値が小さい場合にはコンデンサ３の電荷は完全に
放電せず、Ｖｃ（ｔ２ ） ＝Ｖｃ （’ｍ ｉ ｎ
）≠０となる。
ＧＴＯを装置に組込み、その装置を高周波で駆動すれば
当然、通電時間は短縮されＶｃ（ｍｉｎ）の値は数１０
０（ｖ）に達する事がある。近年ＧＴｏの電力容量はめ
ざましく増大しており耐圧が４ｋｖ以上、最大ターンオ
フ電流２ｋＡ以上のものが完成している。したがって、
上記（１）式の、Ｖｃ （０）−Ｖｄｘも２ｋＶあるい
はそれ以上で運転するため前述の如＜ｖｃ（ｍｉｎ）が
３００〜４００ （ｖ）にも達する事がある。そのため
必然的に前述したスパイク電圧ピーク値もＶｃ（ｍ＋ｎ
）を上乗せした値となり、熱破壊を生じる状態に近づく
ことになる。
当然、通電時間は短縮されＶｃ（ｍｉｎ）の値は数１０
０（ｖ）に達する事がある。近年ＧＴｏの電力容量はめ
ざましく増大しており耐圧が４ｋｖ以上、最大ターンオ
フ電流２ｋＡ以上のものが完成している。したがって、
上記（１）式の、Ｖｃ （０）−Ｖｄｘも２ｋＶあるい
はそれ以上で運転するため前述の如＜ｖｃ（ｍｉｎ）が
３００〜４００ （ｖ）にも達する事がある。そのため
必然的に前述したスパイク電圧ピーク値もＶｃ（ｍ＋ｎ
）を上乗せした値となり、熱破壊を生じる状態に近づく
ことになる。
第３図は、ＧＴＯのターンオフ電流１ａに対するスパイ
ク電圧Ｖｄの実測値である。同図かられかるようにＶｄ
はＩａによって増加する。ところがＶｄはＧＴＯの耐圧
等によって破壊する値が定まっているからＶｄの成分に
ＶＣ（ｍｉｎ）が含まれると、それだけ）ａの最大値は
低下する。発明者の多くの実測によればｖｃ（ｍｉｎ）
が５０（Ｖ）増大する毎にｌａの最大値は約１００（Ａ
）づつ減少する。したがって上記の如く、従来のスナバ
回路を用いると最大ターンオフ電流が数百アンペアも減
少 し、ＧＴＯの本来有している能力を発揮させることが出
来ず、ひいては、ＧＴＯを用いた装置の信頼性を低下さ
せる問題点をもっていた。
ク電圧Ｖｄの実測値である。同図かられかるようにＶｄ
はＩａによって増加する。ところがＶｄはＧＴＯの耐圧
等によって破壊する値が定まっているからＶｄの成分に
ＶＣ（ｍｉｎ）が含まれると、それだけ）ａの最大値は
低下する。発明者の多くの実測によればｖｃ（ｍｉｎ）
が５０（Ｖ）増大する毎にｌａの最大値は約１００（Ａ
）づつ減少する。したがって上記の如く、従来のスナバ
回路を用いると最大ターンオフ電流が数百アンペアも減
少 し、ＧＴＯの本来有している能力を発揮させることが出
来ず、ひいては、ＧＴＯを用いた装置の信頼性を低下さ
せる問題点をもっていた。
［発明の目的］
５一
本発明は上記問題点に鑑み、ＧＴＯ等の自己消弧型半導
体素子の性能を十分発揮させるような保護回路を提供す
ることを目的としている。
体素子の性能を十分発揮させるような保護回路を提供す
ることを目的としている。
［発明の概要］
本発明は、半導体素子の保護回路を構成するコンデンサ
に対して半導体素子のターンオン時にその電荷を放電さ
せる補助回路を並設したことを特徴としている。
に対して半導体素子のターンオン時にその電荷を放電さ
せる補助回路を並設したことを特徴としている。
［発明の効果コ
本発明によれば、半導体素子のターンオン時に速やかに
保護回路のコンデンサの電荷を放電させることで、素子
がターンオフしたときにこのコンデンサの残留電荷によ
る電圧のスパイク電圧への重畳分が減少し、従って自己
消弧型半導体素子の性能向上を図ることができる。
保護回路のコンデンサの電荷を放電させることで、素子
がターンオフしたときにこのコンデンサの残留電荷によ
る電圧のスパイク電圧への重畳分が減少し、従って自己
消弧型半導体素子の性能向上を図ることができる。
［発明の実施例］
第４図は本発明の一実施例である。第１図と対応する部
分には第１図と同一符号を付しである。
分には第１図と同一符号を付しである。
第１図と異なる点は、スナバ回路のコンデンサ３と並列
に図示した極性の向きにサイリスタ１１と−〇− 抵抗１２を直列にした補助回路１０を接続していること
である。このようなスナバ回路を構成したときのＧＴＯ
ｌの動作を第５図の電圧、電流波形を用いて次に説明す
る。
に図示した極性の向きにサイリスタ１１と−〇− 抵抗１２を直列にした補助回路１０を接続していること
である。このようなスナバ回路を構成したときのＧＴＯ
ｌの動作を第５図の電圧、電流波形を用いて次に説明す
る。
第４図の補助サイリスタ１１のゲートオン電流Ｉｇｓは
、第５図のようにＧＴＯＩのゲートオン電流ＩＱと同時
に流し始めるか、あるいはＩ（ＪＳをやや遅らせて流す
。その結果コンデンサ３の端子電圧ＶＣが短時間（＝ｔ
２−ｔｏ ）で零になる。また補助サイリスタ１１に流
れる電流Ｉｐも短時間で零になる。その理由は、第４図
において抵抗４の値は、ターンオン時にスナバからＧＴ
ＯＩに流れ込む電流の最大値（約ｙ ｄｘ／ ｒ ）を
抑制するためｒ−数１０Ωに設定しなければならないの
に対し、抵抗１２の値ｒｓはｒｓ＝数ΩにしてもＧＴＯ
ｌのターンオン時のｄｌａ／ｄｔに無関係である事によ
る。即ち（１）式は本実施例の場合Ｖｃ ＝Ｖｄｘ−ｅ
ｘ ｐ （−ｔ ／ｃ ｒｓ ） ・・・−・−（２
）となりｒをｒｓより十分大とにすることが可能なため
Ｖｃ（ｍｉｎ）を容易に零近傍に近付けられる。この結
果、ＧＴＯＩがターンオフする時点ｔ４で発生するスパ
イク電圧は、コンデンサ３の残留電荷分によるものが重
畳されることなく、非常に小さいものとなる。
、第５図のようにＧＴＯＩのゲートオン電流ＩＱと同時
に流し始めるか、あるいはＩ（ＪＳをやや遅らせて流す
。その結果コンデンサ３の端子電圧ＶＣが短時間（＝ｔ
２−ｔｏ ）で零になる。また補助サイリスタ１１に流
れる電流Ｉｐも短時間で零になる。その理由は、第４図
において抵抗４の値は、ターンオン時にスナバからＧＴ
ＯＩに流れ込む電流の最大値（約ｙ ｄｘ／ ｒ ）を
抑制するためｒ−数１０Ωに設定しなければならないの
に対し、抵抗１２の値ｒｓはｒｓ＝数ΩにしてもＧＴＯ
ｌのターンオン時のｄｌａ／ｄｔに無関係である事によ
る。即ち（１）式は本実施例の場合Ｖｃ ＝Ｖｄｘ−ｅ
ｘ ｐ （−ｔ ／ｃ ｒｓ ） ・・・−・−（２
）となりｒをｒｓより十分大とにすることが可能なため
Ｖｃ（ｍｉｎ）を容易に零近傍に近付けられる。この結
果、ＧＴＯＩがターンオフする時点ｔ４で発生するスパ
イク電圧は、コンデンサ３の残留電荷分によるものが重
畳されることなく、非常に小さいものとなる。
以上説明した如く、本実施例によれば、ＧＴＯの熱破壊
因子であるスパイク電圧を低減し、素子破壊を防止して
ＧＴＯが所有する本来の最大ゲートターンオフ電流を実
現されることが出来、装置にＧＴＯを組込んだ場合にも
信頼性を高める効果がある。又ターンオン時にもコンデ
ンサからの放電電流がＧＴＯに流れないのでＧＴＯの発
熱が減少する。
因子であるスパイク電圧を低減し、素子破壊を防止して
ＧＴＯが所有する本来の最大ゲートターンオフ電流を実
現されることが出来、装置にＧＴＯを組込んだ場合にも
信頼性を高める効果がある。又ターンオン時にもコンデ
ンサからの放電電流がＧＴＯに流れないのでＧＴＯの発
熱が減少する。
第６図は本発明の他の実施例である。第４図の実施例と
異なる点は、本実施例の場合、コンデンサ３と並設する
補助回路１０として、抵抗１３とトランジスタ１４の直
列回路を用いていることである。その効果は上記に述べ
たものと同じである。
異なる点は、本実施例の場合、コンデンサ３と並設する
補助回路１０として、抵抗１３とトランジスタ１４の直
列回路を用いていることである。その効果は上記に述べ
たものと同じである。
第７図は更に他の実施例であり、第４図の抵抗１２の部
分をリアクトル１５に置換したものである。
分をリアクトル１５に置換したものである。
本発明の主眼はスナバ回路のコンデンサの電荷を自己消
弧型半導体素子のターンオンとほぼ同時に補助回路で短
時間に放電させ、素子のターンオフ時におけるアノード
電流立上がり率ｄｌａ／ｄｔを減少させ、ターンオフ時
のスパイク電圧Ｖｄを減少させることにある。したがっ
て、第５図において抵抗１３の代わりにリアクトルを接
続したり、その他抵抗とりアクドルを直列にしたものを
スイッチング素子に直列接続して補助回路を構成するこ
とも本発明に含有されることは言うまでもない。
弧型半導体素子のターンオンとほぼ同時に補助回路で短
時間に放電させ、素子のターンオフ時におけるアノード
電流立上がり率ｄｌａ／ｄｔを減少させ、ターンオフ時
のスパイク電圧Ｖｄを減少させることにある。したがっ
て、第５図において抵抗１３の代わりにリアクトルを接
続したり、その他抵抗とりアクドルを直列にしたものを
スイッチング素子に直列接続して補助回路を構成するこ
とも本発明に含有されることは言うまでもない。
また本発明はＧＴＯに限らず、静電誘導型サイリスタ、
静電誘導型トランジスタなど、自己消弧能力を有する他
の半導体素子にも適用することができる。
静電誘導型トランジスタなど、自己消弧能力を有する他
の半導体素子にも適用することができる。
第１図は従来のスナバ回路をもつＧＴＯ回路を示す図、
第２図はその動作波形を示す図、第３図はＧＴＯのゲー
トターンオフ時のアノード電流とスパイク電圧の関係を
示す図、第４図は本発明の一実施例のスナバ回路をもつ
ＧＴＯ回路図、第５図はその動作波形図、第６図および
第７図は水弁９− 明の他の実施例のＧＴＯ回路図である。 １・・・ＧＴｏ、２・・・ダイオード、３・・・コンデ
ンサ。 ４・・・抵抗、１０・・・補助回路。 出願人代理人 弁理士 鈴江武彦 １０− 第３図 工良 第４図 第６図 第６図
第２図はその動作波形を示す図、第３図はＧＴＯのゲー
トターンオフ時のアノード電流とスパイク電圧の関係を
示す図、第４図は本発明の一実施例のスナバ回路をもつ
ＧＴＯ回路図、第５図はその動作波形図、第６図および
第７図は水弁９− 明の他の実施例のＧＴＯ回路図である。 １・・・ＧＴｏ、２・・・ダイオード、３・・・コンデ
ンサ。 ４・・・抵抗、１０・・・補助回路。 出願人代理人 弁理士 鈴江武彦 １０− 第３図 工良 第４図 第６図 第６図
Claims (2)
- （１）自己消弧型の半導体素子に並列接続されたダイオ
ードとコンデンサの直列回路と、前記ダイオードに並列
接続された抵抗と、前記コンデンサに並列接続され前記
半導体素子のターンオン時にコンデンサの電荷を放電さ
せる補助回路とを備えたことを特徴とする半導体素子の
保護回路。 - （２）前記補助回路は、抵抗またはりアクドルとスイッ
チング素子の直列回路である特許請求の範囲第１項記載
の半導体素子の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18275983A JPS6074679A (ja) | 1983-09-30 | 1983-09-30 | 半導体素子の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18275983A JPS6074679A (ja) | 1983-09-30 | 1983-09-30 | 半導体素子の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074679A true JPS6074679A (ja) | 1985-04-26 |
Family
ID=16123932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18275983A Pending JPS6074679A (ja) | 1983-09-30 | 1983-09-30 | 半導体素子の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074679A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143356A (ja) * | 1987-11-30 | 1989-06-05 | Meidensha Corp | Ｇｔｏサイリスタ |
| DE102006017487A1 (de) * | 2006-04-13 | 2007-10-18 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integriertes Beschaltungsbauelement auf Halbleiterbasis zur Schaltentlastung, Spannungsbegrenzung bzw. Schwingungsdämpfung |
| DE102017211030A1 (de) * | 2017-06-29 | 2019-01-03 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektrische Schaltungsanordnung mit einer aktiven Entladeschaltung |
-
1983
- 1983-09-30 JP JP18275983A patent/JPS6074679A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143356A (ja) * | 1987-11-30 | 1989-06-05 | Meidensha Corp | Ｇｔｏサイリスタ |
| DE102006017487A1 (de) * | 2006-04-13 | 2007-10-18 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integriertes Beschaltungsbauelement auf Halbleiterbasis zur Schaltentlastung, Spannungsbegrenzung bzw. Schwingungsdämpfung |
| US7738226B2 (en) | 2006-04-13 | 2010-06-15 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Integrated snubber device on a semiconductor basis for switching load reduction, voltage limitation and/or oscillation attenuation |
| DE102017211030A1 (de) * | 2017-06-29 | 2019-01-03 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektrische Schaltungsanordnung mit einer aktiven Entladeschaltung |
| US10530361B2 (en) | 2017-06-29 | 2020-01-07 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Electrical circuit arrangement with an active discharge circuit |
| DE102017211030B4 (de) | 2017-06-29 | 2020-07-30 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektrische Schaltungsanordnung mit einer aktiven Entladeschaltung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5200878A (en) | Drive circuit for current sense igbt | |
| JP6402591B2 (ja) | 半導体装置 | |
| TWI821970B (zh) | 自舉式電源供應電路 | |
| US20180183231A1 (en) | Fault current-suppressing damper topology circuit and control method thereof and converter | |
| JP2001016866A (ja) | 多レベル中性点電位固定型電力変換装置 | |
| US20060044025A1 (en) | Power transistor control device | |
| JP3568823B2 (ja) | 絶縁ゲート型半導体素子のゲート制御回路 | |
| KR19980037910A (ko) | 첨두 역전압 제거 회로 | |
| JPS6056062B2 (ja) | ゲ−トタ−ンオフサイリスタのゲ−ト回路 | |
| Nguyen et al. | Gate drive for high speed, high power IGBTs | |
| Song et al. | A new 1200 V HVIC with high side edge trigger in order to solve the latch on failure by the negative VS surge | |
| JPS6074679A (ja) | 半導体素子の保護回路 | |
| JP2002135097A (ja) | 半導体装置および半導体装置モジュール | |
| CN212114767U (zh) | 一种脱扣电路、控制电路及其漏电检测系统 | |
| JP2861169B2 (ja) | 電力変換装置のスナバ回路 | |
| JP4336573B2 (ja) | 高電圧パルス発生回路 | |
| CN111585248B (zh) | 一种脱扣电路、方法、控制电路及其漏电检测系统 | |
| US10754366B2 (en) | Power switching circuits having a saturable inductor | |
| Ito et al. | Novel low‐loss active voltage clamp circuit for series connection of RCGCT thyristors | |
| JP2002044934A (ja) | 半導体電力変換装置 | |
| JP2800029B2 (ja) | 高電圧パルス発生回路 | |
| JP2000232732A (ja) | 給電系発振振幅抑制回路および発振検出装置 | |
| Maslennikov et al. | Solid-state grid modulator for power vacuum microwave devices | |
| RU74534U1 (ru) | Полупроводниковое устройство ключевого типа | |
| JPS59127422A (ja) | ゲ−トタ−ンオフサイリスタのタ−ンオフ回路 |