JPH01130644A - デジタル信号復調装置のビットクロック信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビットクロック信号の位相情−報を間欠的に
含んでいる周期信号で構成される如き変調方式に従って
変調されているデジタル信号を被復調信号として、その
被復調信号における波形の立上りと立下りとの何れか一
方の時間位置、もしくは双方の時間位置から、前記した
ビットクロック信号の周期よりも短い予め定められたパ
ルス巾を有する検出窓パルスを発生させる手段と、前記
の検出窓パルスを位相比較回路と電圧制御発振器とを含
んで構成されているフェーズ・ロックド・ループに比較
波として与えて、前記したフェーズ・ロックド・ループ
中の電圧制御発振器からビットクロック信号を発生させ
るようにしているデジタル信号復調装置のビットクロッ
ク信号発生装置に関するものである。

（従来の技術） デジタル信号の記録、伝送に当っては、その記録、伝送
の対象にされるデジタル信号が、各種の変調方式の内か
ら選定された特定な変調方式によって変調された状態の
ものとして記録、伝送されるようになされていることは
周知のとおりであり、また、前記のように特定な変調方
式に従って変調された状態の被復調信号の復調に際して
はビットクロック信号が必要とされるが、変調方式によ
っては被復調信号中にビットクロックの位相情報を間欠
的にしか含んでいない場合がある。

ところで、ビットクロック信号の位相情報を間欠的にし
か含んでいない周期信号で構成されているデジタル信号
の被復調信号から、復調時に必要とされるビットクロッ
ク信号を発生させる場合に。

通常構成のフェーズ・ロックド・ループを使用したとこ
ろで、ビットクロック信号が得られないことは、被復調
信号中にビットクロック信号の位相情報が間欠的にしか
存在していないことから考えても容易に理解できる。

それで、前記のようにビットクロック信号の位相情報を
間欠的にしか含んでいない周期信号で構成されているデ
ジタル信号の被復調信号から、復調時に必要とされるビ
ットクロック信号を発生させることができるビットクロ
ック信号発生装置としては、従来から各種の構成形態の
ものが提案されており、本出願人会社でも、ビットクロ
ック信号の位相情報を間欠的に含んでいる周期信号で構
成される如き変調方式に従って変調されているデジタル
信号を被復調信号として、その被復調信号における波形
・の立上りと立下りとの何れか一方の時間位置、もしく
は双方の時間位置から、前記したビットクロック信号の
周期よりも短い予め定められたパルス巾を有する検出窓
パルスを発生させる手段と、前記の検出窓パルスを位相
比較回路と電圧制御発振器とを含んで構成されているフ
ェーズ・ロックド・ループに比較波として与えて、前記
したフェーズ・ロックド・ループ中の電圧制御発振器か
らビットクロック信号を発生させるようにしているデジ
タル信号復調装置のビットクロック信号発生装置として
、例えば特開昭６０−２０６３３９号公報、特開昭６０
−２００６３５号報などによって開示されたようなデジ
タル信号復調装置のビットクロック信号発生装置を提案
しており、また、回転磁気ヘッド型磁気記録再生装置に
おいて記録時よりも高速に磁気テープを走行させた状態
で磁気テープからＥＴＭ信号の検索を行うこともできる
ように、磁気テープの走行速度を制御できるデジタル信
号記録再生装置についても特願昭６１−３０１１９号に
よって提案している。

さて、前記したようにビットクロック信号の位相情報を
間欠的↓こ含んでいる周期信号で構成される如き変調方
式に従って変調されているデジタル信号が記録されてい
る磁気テープを記録時とは異なる走行速度で走行させ、
記録時と同一の回転数で回転している２個の回転磁気ヘ
ッドによって再生して得られる被復調信号のビットレー
トは、記録時と同一の走行速度で走行させている磁気テ
ープから記録時と同一の回転数で回転している２個の回
転磁気ヘッドによって再生する通常の再生モード時にお
ける被復調信号のビットレートとは異なったものになっ
ている。

ところで、既述もしたように被復調信号の復調に際して
はビットクロック信号が必要とされるが。

ビットクロック信号の位相情報を間欠的にしか含んでい
ない周期信号で構成されているデジタル信号の被復調信
号から、復調時に必要とされるビットクロック信号を発
生させるのに、その被復調信号における波形の立上りと
立下りとの何れか一方の時間位置、もしくは双方の時間
位置から、前記したビットクロック信号の周期よりも短
い予め定められたパルス巾を有する検出窓パルスを発生
させ、前記の検出窓パルスを位相比較回路と電圧制御発
振器とを含んで構成されているフェーズ・口ラクト・ル
ープに比較波として与えて、前記したフェーズ・ロック
ド・ループ中の電圧制御発振器からビットクロック信号
を発生させるようにした従来のビットクロック信号発生
装置では、フェーズ・ロックド・ループの位相比較回路
で、電圧制御発振器から出力されるビットクロック信号
と位相比較されるべき検出窓パルスのパルス中が、被復
調信号のピットレートが変化した場合でも、検出窓パル
スのパルス中は一定になされていたから。

被復調信号のビットレートが変化したときには。

正常な位相比較が行われ難くなったり、ロックインタイ
ムが遅くなったり、検出マージンが低下したりするなど
の問題点が生じる。

また１巻戻し、早送り動作時にデータの読取りを行いな
がら磁気テープの速度制御を行うようになされている磁
気記録再生装置からの再生信号の場合には、巻戻し早送
り動作時にテープ負荷が重。

くなることによる被復調信号のジッタの増加が生じ、か
つ、速度むらによってヘッドシリンダに対するテープ負
荷が変動することが、ヘッドシリンダの回転にジッタを
生じさせ、結果的に被復調信号のジッタが増加するため
に検出マージンの低下を招来する。

それで、前記の問題点を解決するために１本出願人会社
では、先に特願昭６１−２３１３１３号において、ビッ
トクロック信号の位相情報を間欠的に含んでいる周期信
号で構成される如き変調方式に従って変調されているデ
ジタル信号を被復調信号として、その被復調信号におけ
る波形の立上りと立下りとの何れか一方の時間位置、も
しくは双方の時間位置から、前記したビットクロック信
号の周期よりも短い予め定められたパルス中を有する検
出窓パルスを発生させる手段と、前記の検出窓パルスを
位相比較回路と電圧制御発振器とを含んで構成されてい
るフェーズ・ロックド・ループに比較波として与えて、
前記したフェーズ・口。

ラクト・ループ中の電圧制御発振器からビットクロック
信号を発生させるようにしているデジタル信号復調装置
のビットクロック信号発生装置において、前記した被復
調信号のビットレートの変化と対応して検出窓パー９ス
のパルス中を変化させるようにする手段を備えてなるデ
ジタル信号復調装置のビットクロック“信号発生装置を
提供している。

（発明が解決しようとする問題点） ところで、前記した既提案のデジタル信号復調装置のビ
ットクロック信号発生装置においては、検出窓パルスの
パルス中を変化させるようにする手段として、バイポー
ラ・トランジスタによる回路に外付けの充放電用コンデ
ンサを切換接続するような構尻のを使用し、また、電圧
制御発振器としてもバイポーラ・トランジスタによる回
路によって外付けのコンデンサに定電流を流すような構
成のものが使用されており、この従来回路によζ′ るバイポーラ集積回路では、それに後続するＣＭＯ８大
規模集積回路とのインターフェースや論理回路の作り易
さ、消費電流の点などが問題になうた他、外付けのコン
デンサの使用が必要とされる点が問題になり、それの解
決策が求められた。

（問題点を解決するための手段） 本発明はビットクロック信号の位相情報を間欠的に含ん
でいる周期信号で構成される如き変調方式に従って変調
されているデジタル信号を被復調信号として、その被復
調信号における波形の立上りと立下りとの何れか一方の
時間位置、もしくは双方の時間位置から、前記したビッ
トクロック信号の周期よりも短く、かつ、前記した被復
調信号のビットレートの変化と対応してパルス中の変化
する検出窓パルスを発生させる手段と、前記の検出窓パ
ルスを位相比較回路と電圧制御発振器とを含んで構成さ
れているフェーズ・ロックド・ループに比較波として与
えて、前記したフェーズ・ロックド・ループ中の電圧制
御発振器からビットクロック信号を発生させるようにし
たデジタル信号復調装置のビットクロック信号発生装置
であって。

前記した検出窓パルスの発生手段として電源電圧により
遅延時間が変化される如きＣＭＯＳインバータの多段縦
続接続回路よりなる遅延素子と排他的論理和回路とによ
って構成されたものを用いるとともに、また、電圧制御
発振器として電源電圧により遅延時間が変化される如き
ＣＭＯＳインバ−夕の多段縦続接続回路よりなる遅延素
子とインバータとを含んで構成されているものを用いて
なるデジタル信号復調装置のビットクロック信号発生装
置を提供するものである。

（実施例） 以下、添付図面を参照しながら本発明のデジタル信号復
調装置のビットクロック信号発生装置の具体的な内容を
詳細に説明する。第１図は本発明のデジタル信号復調装
置のビットクロック信号発生装置の一実施態様のブロッ
ク図、第２図は第１図示のデジタル信号復調装置のビッ
トクロック信号発生装置の動作説明用の信号波形図、第
３図は検出窓パルスの発生手段の動作説明用の波形図、
第４図はＣＭＯＳインバータの回路図、第５図は第４図
示のＣＭＯＳインバータを多段に縦続接続することによ
り所定の大きな遅延時間が得られるようにした遅延素子
の回路図、第６図はＣＭＯＳインバータを多段に縦続接
続することにより所定の大きな遅延時間が得られるよう
にした遅延素子の電源電圧の変化に対する遅延時間の変
化特性側図である。

第１図に示されている本発明のデジタル信号復調装置の
ビットクロック信号発生装置は、例えばいわゆるＲ−Ｄ
ＡＴにおけるビットクロック信号発生装置に本発明を実
施した場合の例を示しており、この第１図において１は
ビットクロック信号の位相情報を間欠的に含んでいる周
期信号で構成される如き変調方式に従って変調されてい
るデジタル信号の被復調信号としてのＥＴＭ信号（被復
調信号としてのＥＴＭ信号が波形成形されて、その被復
調信号における波形の立上りと立下りとの時間位置が明
確になされているような信号）の入力端子、２は制御電
圧Ｖｃの供給端子、３はビットクロック信号の出力端子
、ＤＷＣｖは検出窓バ／ｌ／Ｘ発生回路、ＶＤＬＩ、Ｖ
ＤＬ２は遅延素子、ＥＸＯＲは排他的論理和回路、ＰＬ
Ｌはフェーズ・ロックド・ループ、ＰＣは位相比較回路
、ＬＰＦはローパスフィルタ、ＶＣＯは電圧制御発振器
。

ＩＮＶはインバータ＝士仕噌増場である。

第１図に示されている本発明のデジタル信号復調装置の
ビットクロック信号発生装置では１図示説明を簡単にす
るために、ビットクロック信号を発生させる回路の部分
の構成が、単純なフェーズ・ロックド・ループのような
構成のものとして示されているが、本発明の実施に際し
てのこの部分における位相比較回路ＰＣとローパスフィ
ルタＬＰＦの構成としては、ビットクロック信号の位相
情報を間欠的にしか含んでいない周期信号で構成されて
いるデジタル信号の被復調信号から、復調時に必要とさ
れるビットクロック信号を発生させることができるよう
な構成のもの、例えば既述した特開昭６０−２０６３３
９号公報、特開昭６０−２００６３５号報などに上りて
開示されたようなデジタル信号復調装置のビットクロッ
ク信゛号発生装置、あるいは特願昭６０−９９９００号
の特許出願によって提案されたデジタル信号復調装置で
用いているビットクロック信号発生装置における該当す
る部分の構成を採用して、ビットクロック信号の位相情
報を間欠的にしか含んでいない周期信号で構成されてい
るデジタル信号の被復調信号から復調時に必要とされる
ビットクロック信号を発生させうるようにするのである
。

第１図中の検出窓パルス発生回路ＤＷＣｖは制御電圧の
入力端子２に供給された制御電圧Ｖｃに従って異なるパ
ルス巾の検出窓パルスＰｗを発生できるような構成の検
出窓パルス発生回路であり。

この検出窓パルス発生回路ＤＷＣｖは制御電圧ＶＣとな
される電源電圧により遅延時間が変化される如きＣＭＯ
Ｓインバータの多段縦続接続回路よりなる遅延素子ＶＤ
ＬＩと、結合コンデンサ８と、排他的論理和回路ＥＸＯ
Ｒとによって構成されており、また、フェーズ・ロック
ド・ループＰＬＬにおける電圧制御発振器ｖＣｏとして
は、制御電圧Ｖｃとなされる電源電圧により遅延時間が
変化される如きＣＭＯＳインバータの多段縦続接続回路
よりなる遅延素子ＶＤＬ２と、インバータＩＮＶとによ
って構成されているものが使用される。

前記のように制御電圧Ｖｃとなされる電源電圧により遅
延時間が変化される如きＣＭＯＳインバータの多段縦続
接続回路よりなる遅延素子ＶＤＬ１、ＶＤＬ２は、第４
図に示されているＣＭＯＳインバータを第５図示のよう
に多段縦続接続して構成したものであって、このような
構成態様の遅延素子ＶＤＬＩ、ＶＤＬ２は、第４図に例
示されているようなＣＭＯＳインバータでは入出力間の
信号に時間遅延が生じること、及び前記の入出力間の信
号に生じる信号の遅延量は印加電圧あ変化に応じて変化
することなどの従来から知られている技術事項に基づい
て、ＣＭＯＳインバータの多段縦続接続回路の入出力信
号間の遅延量をそれの電源電圧の変化によって可変でき
るようにした可変遅延素子である。

第４図において６はＰチャネルＭＯ８−ＦＥＴトランジ
スタ、７はＮチャネルＭＯ８−ＦＥＴトランジスタであ
り、ＰチャネルＭＯ８−ＦＥＴトランジスタ６と、Ｎチ
ャネルＭＯ８−ＦＥＴトランジスタ７とは、両者のゲー
トが共通接続されるとともに、両者のドレインが共通接
続されていて。

ＰチャネルＭＯ５−ＦＥＴトランジスタ６のソースに電
源Ｖｏが接続され、ＮチャネルＭＯ８−ＦＥＴトランジ
スタ７のソースが接地されていて、前記した回路はＣＭ
ＯＳインバータを構成しており、入力端子ａに信号が供
給された場合には、出力端子すに入力信号の極性が反転
された状態の出力信号が現われる。

前記した第４図に示されているＣＭＯＳインバータは、
入出力端子ａ、ｂ間の信号に時間遅延が生じるが、前記
した入出力端ａ、ｂ間で生じる信号の時間遅延量は、電
源電圧ＶｃによってＭＯＳ・ＦＥＴトランジスタのコン
ダクタンスが変化することによりＣＭＯＳインバータの
電源電圧Ｖｃに依存しており、遅延時間は電源電圧が低
い程大きく、かつ、電源電圧が低い程、遅延時間の変化
率が大である。第５図は第４図示のＣＭＯＳインバータ
を多段に縦続接続することにより所定の大きな遅延時間
が得られるようにした遅延素子であり、この遅延素子の
遅延時間は電源電圧Ｖｃの変化に対して例えば第６図示
のように変化するような可変遅延素子ＶＤＬとして機能
するのである。

第１図中に示されている検出窓パルス発生回路Ｄ　Ｗ　
Ｃｖは、既述の゛ように入力端子２に供給された制御電
圧Ｖｏとなされる電源電圧により遅延時間が変化される
如きＣＭＯＳインバータの多段縦続接続回路よりなる遅
延素子ＶＤＬＩと排他的論理和回路ＥＸＯＲとによって
構成されており、それの入力端子１に対して供給された
第３図の（ａ）に示されるような入力信号Ｐｉは、排他
的論理和回路ＥＸＯＲに対する一方入力信号として与え
られるとともに、ＣＭＯＳインバータの多段縦続接続回
路よりなる遅延素子ＶＤＬＩにおける入力端子ａにも供
給される。

ＣＭＯＳインバータの多段縦続接続回路よりなる遅延索
子ＶＤＬＩの入力端子８に供給された入力信号Ｐｉは、
ＣＭＯＳインバータの多段縦続接続回路よりなる遅延素
子ＶＤＬＩにより第３図の（ｂ）に示されるような遅延
信号Ｐｉｄとなされる。

前記の遅延信号Ｐｉｄは結合コンデンサ８を介して排他
的論理和回路ＥＸＯＲに対する他方入力信号として与え
られ、排他的論理和回路ＥＸＯＲからは第３図の（Ｑ）
に示されるような検出窓パルスＰｗが発生される。そし
て、前記の検出窓パルスＰＷは位相比較回路ＰＣと電圧
制御発振＠ＶＣＯとを含んで構成されているフェーズ・
口νクド・ループＰＬＬにおける位相比較回路ＰＣに比
較波として与えられる。

ところで、入力端子２に制御電圧Ｖｃとして供給された
電源電圧により遅延時間が変化されるようになされてい
るＣＭＯＳインバータの多段縦続接続回路よりなる遅延
素子ｖＤＬ１と排他的論理和回路ＥＸＯＲとによって構
成されている第１図中に示されている検出窓パルス発生
回路Ｄ　Ｗ　Ｃｖから発生される第３、図の（Ｑ）に示
されるような検出窓パルスＰｗは、ＣＭＯＳインバータ
の多段縦続接続回路よりなる遅延素子ＶＤＬＩに対して
制御電圧Ｖｏとして供給される電源電圧の変化によって
遅延時間が変化されることによってパルス巾が変化され
るから、入力端子２に供給する前記した制御電圧Ｖｃを
変化させることによって前記したビットクロック信号の
周期よりも短く、かつ。

前記した被復調信号のビットレートの変化と対応してパ
ルス巾が変化する検出窓パルスＰｗを発生させることが
できるのである。

前記した検出窓パルス発生回路Ｄ　Ｗ　Ｃｖから発生さ
れた検出窓パルスＰｗが位相比較回路ＰＣに比較波とし
て供給されているフェーズ・ロックド・ループＰＬＬに
おける電圧制御発振器ｖＣＯは。

既述のように制御電圧Ｖｃとなされる電源電圧により遅
延時間が変化される如きＣＭＯＳインバータの多段縦続
接続回路よりなる遅延素子ＶＤＬ２とインバータＩＮＶ
とによって構成されているものが使用されているが、こ
の電圧制御発振器ｖＣＯはリングオシレータと同様にデ
ユーティサイクルが５０％の発振波Ｐｏを発振し、また
、この電圧制御発振器ｖＣｏは、それを構成しているＣ
ＭＯＳインバータの多段縦続接続回路よりなる遅延素子
ＶＤＬ２の制御電圧Ｖｃとなされる電源電圧の変化によ
り遅延時間が変化されることによって発振波Ｐｏの周波
数が変化される。

前記した検出窓パルス発生回路Ｄ　Ｗ　Ｃｖの構成部分
として使用されているＣＭＯＳインバータの多段縦続接
続回路よりなる遅延素子ＶＤＬＬと、電圧制御発振器ｖ
ＣＯの構成部分として使用されているＣＭＯＳインバー
タの多段縦続接続回路よりなる遅延素子ＶＤＬ２として
同一の仕様のものを使用し、また、前記した検出窓パル
ス発生回路ＤＷＣｖにおけるＣＭＯＳインバータの多段
縦続接続回路よりなる遅延素子ＶＤＬＩに供給される制
御電圧Ｖｃと、電圧制御発振器ｖＣＯにおけるＣＭＯＳ
インバータの多段縦続接続回路よりなる遅延素子ＶＤＬ
２に供給される制御電圧Ｖｃとが同一の電圧Ｖｃとされ
ると、そのときに前記した同一構成のＣＭＯＳインバー
タの多段縦続接続回路が使用されている遅延素子ＶＤＬ
Ｉ、ＶＤＬ２の遅延時間は同一の遅延時間Ｔｄになるが
、前記した検出窓パルス発生回路Ｄ　Ｗ　Ｃｖから発生
される検出窓パルスＰｗのパルス巾Ｗｗは遅延素子ＶＤ
Ｌ１の遅延時間Ｔｄに等しく、また、電圧制御発振器ｖ
ＣＯから発生される発振波Ｐａのパルス巾Ｗｏは遅延素
子ＶＤＬ２の遅延時間Ｔｄに等しくなるから、前記の検
出窓パルス発生回路ＤＷＣｖから発生される検出窓パル
スＰｗのパルス巾Ｗｗと、電圧制御発振Ｗ！ＶＣＯから
発生される発振波Ｐｏのパルス巾Ｗｏとは等しくなる。

Ｗ　ｗ　＝　Ｗ　ｏ　＝　Ｔ　ｄ 第２図の（ａ）は入力信号Ｐｉを示し、また、第２図の
（ｂ）は検出窓パルス発生回路Ｄ　Ｗ　Ｃｖによって発
生された検出窓パルスＰｗを示し、さらに、第２図の（
Ｑ）は電圧制御発振器ＶＣＯから出力された発振波Ｐｏ
を示しているが、電圧制御発振器ｖＣＯから出力された
発振波Ｐｏの周期（デユーティサイクル５０％の発振波
Ｐｏのパルス巾ＷＯの２倍）を、入力信号Ｐｉにおける
最小のパルス巾に等しく設定しておくと、検出窓パルス
発生回路Ｄ　Ｗ　Ｃｖからは入力信号Ｐｉにおける最小
のパルス巾の１７２に等しいパルス巾、すなわち、最適
なパルス巾の検出窓パルスＰｗを発生させることができ
ることになる。

前記したように検出窓パルス発生回路ＤＷＣｖの構成部
分として使用されるＣＭＯＳインバータの多段縦続接続
回路よりなる遅延素子ＶＤＬＩと。

電圧制御発振器ＶＣＯの構成部分として使用されるＣＭ
ＯＳインバータの多段縦続接続回路よりなる遅延素子Ｖ
ＤＬ２とを同一の仕様のものとし、また、前記した検出
窓パルス発生回路ＤＷＣｖにおけるＣＭＯＳインバータ
の多段縦続接続回路よりなる遅延素子ＶＤＬＩに供給さ
れる制御電圧ｖｃと、電圧制御発振器ｖＣｏにおけるＣ
ＭＯＳインバータの多段縦続接続回路よりなる遅延素子
ＶＤＬ２に供給される制御電圧Ｖｃとを同一の電圧Ｖｃ
として、前記した制御電圧Ｖｃが入力信号Ｐｉのビット
レートに応じて、それぞれ所定のように変化されるよう
にすれば、前記した検出窓パルス発生回路Ｄ　Ｗ　Ｃｖ
から発生される検出窓パルスＰｗと、電圧制御発振器ｖ
ＣＯの発振波Ｐｏとは、それぞれ最適のパルス巾を有す
るものとなされうろことは明らかである。

既述のように記録時（及び通常再生時）よりも高速に磁
気テープが走行される巻戻しモード時及び早送りモード
時における再生信号のビットレートは、通常再生時にお
ける再生信号のビットレートとは異なっているものにな
るが、記録時（及び通常再生時）よりも高速に磁気テー
プを走行させた状態で磁気テープからＥＴＭ信号の検索
を行うこともできるように、磁気テープの走行速度が制
御されているデジタル信号記録再生装置として構成され
た回転磁気ヘッド型磁気記録再生装置におい７ては１巻
戻しモード時における再生信号のビットレートや早送り
モード時における再生信号のビットレートなどは、それ
を予め知ることができたり、あるいは予め定めておくこ
とができるものであり。

また、巻戻しモード時における再生信号のビットレート
や早送りモード時における再生信号のビットレートなど
は磁気テープの走行速度と回転ヘッドとの相対線速度の
検出結果に基づいて容易に知ることもできるから、回転
磁気ヘッド型磁気記録再生装置の動作モードの情報、あ
るいは磁気テープの走行速度と回転ヘッドとの相対線速
度の検出結果の情報などの情報を用いて前記した制御電
圧Ｖｃを変化させることにより、通常の再生時における
再生信号のビットレートと磁気テープから再生された再
生信号のビットレートとの比率に従って、所定のパルス
巾を有する検出窓パルスを検出窓パルス発生回路から発
生させるようにできることは明らかである。

（発明の効果） 以上、詳細に説明したところから明らかなように、本発
明のデジタル信号復調装置のビットクロック信号発生装
置はビットクロック信号の位相情報を間欠的に含んでい
る周期信号で構成される如き変調方式に従って変調され
ているデジタル信号を被復調信号として、その被復調信
号における波形の立上りと立下りとの何れか一方の時間
位置。

もしくは双方の時間位置から、前記したビットクロック
信号の周期よりも短く、かつ、前記した被復調信号のビ
ットレートの変化と対応してパルス巾の変化する検出窓
パルスを発生させる手段と、前記の検出窓１パルスを位
相比較回路と電圧制御発振器とを含んで構成されている
フェーズ・ロックド・ループに比較波として与えて、前
記したフェーズ・ロックド・ループ中の電圧制御発振器
からビットクロック信号を発生させるようにしたデジタ
ル信号復調装置のビットクロック信号発生装置における
前記した検出窓パルスの発生手段として電源電圧により
遅延時朋が変化される如きＣＭＯＳインバータの多段縦
続接続回路よりなる遅延素子と排他的論理和回路とによ
って構成されたものを用いるとともに、また、電圧制御
発振器として電源電圧により遅延時間が変化される如き
ＣＭＯＳインバータの多段縦続接続回路よりなる遅延素
子とインバータとを含んで構成されているものを用いた
ものであるから、この本発明のデジタル信号復調装置の
ビットクロック信号発生装置では被復調信号のビットレ
ートの変化と対応して検出窓パルスのパルス巾を変化さ
せるようにするのに、ＣＭＯＳインバータの多段縦続接
続回路よりなる遅延素子と排他的論理和回路とによって
構成された検出窓パルスの発生手段におけるＣＭＯＳイ
ンバータの多段縦続接続回路の電源電圧を変化させるだ
けでよいのであり、既述した既提案のデジタル信号復調
装置のビットクロック信号発生装置の場合のように、バ
イポーラ・トランジスタによる回路に外付けの充放電用
コンデンサを切換接続することも必要なく、また、ＣＭ
ＯＳインバータの多段縦続接続回路よりなる遅延素子と
インバータとを含んで構成されている電圧制御発振器に
おけるＣＭＯＳインバータの多段縦続接続回路の電源電
圧を変化させるだけで所定の周波数を有するデユーティ
サイクルが５０％のビットクロック信号を容易に発生さ
せることができる。

【図面の簡単な説明】

第１図は本発明のデジタル信号復調装置のビットクロッ
ク信号発生装置の一実施態様のブロック図、第２図は第
１図示のデジタル信号復調装置のビットクロック信号発
生装置の動作説明用の信号波形図、第３図は検出窓パル
スの発生手段の動作説明用の波形図、第４図はＣＭＯＳ
インバータの回路図、第５図は第４図示のＣＭＯＳイン
バータを多段に縦続接続することにより所定の大きな遅
延時間が得られるようにした遅延素子の回路図。 第６図はＣＭＯＳインバータを多段に縦続接続すること
により所定の大きな遅延時間が得られるようにした遅延
素子の電源電圧の変化に対する遅延時間の変化特性側図
である。 １・・・ビットクロック信号の位相情報を間欠的に含ん
でいる周期信号で構成される如き変調方式に従って変調
されているデジタル信号の被復調信号としてのＥＴＭ信
号（被復調信号として、のＥＴＭ信号が波形成形されて
、その被復調信号における波形の立上りと立下りとの時
間位置が明確になされているような信号）の入力端子、
２・・・制御電圧Ｖａの供給端子、３・・・ビットクロ
ック信号の出力端子、８，９・・・結合コンデンサ、Ｄ
　Ｗ　Ｃｖ・°°検出窓パルス発生回路、ＶＤＬＩ、Ｖ
ＤＬ２・・・遅延素子、ＥＸＯＲ・・・排他的論理和回
路、ＰＬＬ・・・フェーズ・ロックド・ループ、ＰＣ・
・・位相比較回路、ＬＰＦ・・・ローパスフィルタ、Ｖ
ＣＯ・・・電圧制御発振器、ＩＮＶ・・・インバータ、 あ２０

Claims (1)

【特許請求の範囲】
1. ビットクロック信号の位相情報を間欠的に含んでいる周
   期信号で構成される如き変調方式に従って変調されてい
   るデジタル信号を被復調信号として、その被復調信号に
   おける波形の立上りと立下りとの何れか一方の時間位置
   、もしくは双方の時間位置から、前記したビットクロッ
   ク信号の周期よりも短く、かつ、前記した被復調信号の
   ビットレートの変化と対応してパルス巾の変化する検出
   窓パルスを発生させる手段と、前記の検出窓パルスを位
   相比較回路と電圧制御発振器とを含んで構成されている
   フェーズ・ロックド・ループに比較波として与えて、前
   記したフェーズ・ロックド・ループ中の電圧制御発振器
   からビットクロック信号を発生させるようにしたデジタ
   ル信号復調装置のビットクロック信号発生装置であって
   、前記した検出窓パルスの発生手段として電源電圧によ
   り遅延時間が変化される如きＣＭＯＳインバータの多段
   縦続接続回路よりなる遅延素子と排他的論理和回路とに
   よって構成されたものを用いるとともに、また、電圧制
   御発振器として電源電圧により遅延時間が変化される如
   きＣＭＯＳインバータの多段縦続接続回路よりなる遅延
   素子とインバータとを含んで構成されているものを用い
   てなるデジタル信号復調装置のビットクロック信号発生
   装置