JPH01128465A - 静電破壊防止素子を具備した半導体装置 - Google Patents
静電破壊防止素子を具備した半導体装置Info
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- JPH01128465A JPH01128465A JP28521587A JP28521587A JPH01128465A JP H01128465 A JPH01128465 A JP H01128465A JP 28521587 A JP28521587 A JP 28521587A JP 28521587 A JP28521587 A JP 28521587A JP H01128465 A JPH01128465 A JP H01128465A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
静電耐圧強化用保護ダイオードを具備した半導体装置に
おいて、保護ダイオードをバンド部分の面積を利用して
設けた構造に関し、 静電耐圧強化用の保護ダイオードであって、入出力回路
の面積をとることなく、面積の大なるものを提供するこ
とを目的とし、 入出力接続用のパッドが設けられた一導電型の半導体基
板の該パッドの下の部分にバンドとほぼ等しい面積の反
対導電型のウェルが設けられ、該ウェルにはバンドとコ
ンタクトをとる基板と同導電型の領域とウェルの接地用
の配線とコンタクトをとる反対導電型の領域が設けられ
、前記ウェルと反対導電型領域との間に保護ダイオード
が形成されてなることを特徴とする静電破壊防止素子を
具備した半導体装置を含み構成する。
おいて、保護ダイオードをバンド部分の面積を利用して
設けた構造に関し、 静電耐圧強化用の保護ダイオードであって、入出力回路
の面積をとることなく、面積の大なるものを提供するこ
とを目的とし、 入出力接続用のパッドが設けられた一導電型の半導体基
板の該パッドの下の部分にバンドとほぼ等しい面積の反
対導電型のウェルが設けられ、該ウェルにはバンドとコ
ンタクトをとる基板と同導電型の領域とウェルの接地用
の配線とコンタクトをとる反対導電型の領域が設けられ
、前記ウェルと反対導電型領域との間に保護ダイオード
が形成されてなることを特徴とする静電破壊防止素子を
具備した半導体装置を含み構成する。
本発明は、静電耐圧強化用保護ダイオードを具備した半
導体装置において、保護ダイオードをバラド部分の面積
を利用して設けた構造に関する。
導体装置において、保護ダイオードをバラド部分の面積
を利用して設けた構造に関する。
第3図に示される静電耐圧防止回路は知られたものであ
り、図中、31はパッド、32は保護ダイオード、33
は抵抗34と組み合わされたダイオード、旧、02はC
MOS l−ランジスタを構成するMOS )ランジス
タである。
り、図中、31はパッド、32は保護ダイオード、33
は抵抗34と組み合わされたダイオード、旧、02はC
MOS l−ランジスタを構成するMOS )ランジス
タである。
パッド31は図示しないボンディングワイヤで図示しな
い半導体パッケージのピン(外リードとも呼称される)
に接続されるもので、パッドに負電荷(ノイズ)が加え
られたとき電流は矢印1方向に流れてCMOS l−ラ
ンジスタのゲートが保護される。
い半導体パッケージのピン(外リードとも呼称される)
に接続されるもので、パッドに負電荷(ノイズ)が加え
られたとき電流は矢印1方向に流れてCMOS l−ラ
ンジスタのゲートが保護される。
第3図に示した従来の静電耐圧防止回路においては、パ
ッドに負電荷が加えられた場合に、保護ダイオード32
よりも先に(前に)抵抗34が破壊される問題があるこ
とが判明した。通常抵抗34は拡散層で構成されるが、
本発明者の実験ではパッドに大なる負電荷が加えられた
ときに、この拡散層に亀裂が発生することが確認された
。
ッドに負電荷が加えられた場合に、保護ダイオード32
よりも先に(前に)抵抗34が破壊される問題があるこ
とが判明した。通常抵抗34は拡散層で構成されるが、
本発明者の実験ではパッドに大なる負電荷が加えられた
ときに、この拡散層に亀裂が発生することが確認された
。
そこで、第4図に示される如く、保護ダイオード32を
抵抗34の前に配置することにより抵抗34の破壊を防
止する方法が提案された。
抵抗34の前に配置することにより抵抗34の破壊を防
止する方法が提案された。
保護ダイオードの強化を図るためには、ダイオードの面
積を広くとらなければならないために、静電耐圧を強化
しようとすれば、保護ダイオードの面積が大になり、入
出力回路の面積が大になる問題がある。
積を広くとらなければならないために、静電耐圧を強化
しようとすれば、保護ダイオードの面積が大になり、入
出力回路の面積が大になる問題がある。
そこで本発明は、静電耐圧強化用の保護ダイオードであ
って、入出力回路の面積をとることなく、面積の大なる
ものを提供することを目的とする。
って、入出力回路の面積をとることなく、面積の大なる
ものを提供することを目的とする。
上記問題点は、入出力接続用のバンドが設けられた一導
電型の半導体基板の該パッドの下の部分にパッドとほぼ
等しい面積の反対導電型のウェルが設けられ、咳ウェル
にはパッドとコンタクトをとる基板と同導電型の領域と
ウェルの接地用の配線とコンタクトをとる反対導電型の
領域が設けられ、前記ウェルと反対導電型領域との間に
保護ダイオードが形成されてなることを特徴とする静電
破壊防止素子を具備した半導体装置によって解決される
。
電型の半導体基板の該パッドの下の部分にパッドとほぼ
等しい面積の反対導電型のウェルが設けられ、咳ウェル
にはパッドとコンタクトをとる基板と同導電型の領域と
ウェルの接地用の配線とコンタクトをとる反対導電型の
領域が設けられ、前記ウェルと反対導電型領域との間に
保護ダイオードが形成されてなることを特徴とする静電
破壊防止素子を具備した半導体装置によって解決される
。
本発明は、第1図に示す保護ダイオードによって従来の
保護ダイオードの面積の問題を解決するものであり、パ
ッドの下に接地された保護ダイオードを設けることによ
り、パターン面積の縮小が可能となり、またパッドの面
積は、従来の保護ダイオードよりも面積が広く、保護ダ
イオードが従来よりも大型化され、静電耐圧の強化が実
現される。
保護ダイオードの面積の問題を解決するものであり、パ
ッドの下に接地された保護ダイオードを設けることによ
り、パターン面積の縮小が可能となり、またパッドの面
積は、従来の保護ダイオードよりも面積が広く、保護ダ
イオードが従来よりも大型化され、静電耐圧の強化が実
現される。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第1図(a)は本発明実施例平面図、同図(b)は同図
(a)のB−B線断面図で、図中、11はn−型のシリ
コン基板、1°2はp型ウェル、13はn+型領領域1
4はp“型領域、15は二酸化シリコン(5i02)膜
、16は燐・シリケート・ガラス(PSG ) 膜、1
7はアルミニウム(A6)配線、18はAlのパッド、
19はPSG膜である。
(a)のB−B線断面図で、図中、11はn−型のシリ
コン基板、1°2はp型ウェル、13はn+型領領域1
4はp“型領域、15は二酸化シリコン(5i02)膜
、16は燐・シリケート・ガラス(PSG ) 膜、1
7はアルミニウム(A6)配線、18はAlのパッド、
19はPSG膜である。
本発明実施例では、n−型シリコン基板11内にp型ウ
ェル12が形成されてなり、このp型ウェル12内にパ
ッド18の面積にほぼ等しい面積のn+型領領域13設
けられ、p型ウェル12とn+型領領域13間で図に模
式的に符号22を付して示すダイオードが形成される。
ェル12が形成されてなり、このp型ウェル12内にパ
ッド18の面積にほぼ等しい面積のn+型領領域13設
けられ、p型ウェル12とn+型領領域13間で図に模
式的に符号22を付して示すダイオードが形成される。
他方、p型ウェル12を接地するために、p1型領域1
4をp型ウェル12内に設け、そこからへβ配線17を
取り出してp型ウェル12をグランド接地する。なお図
において、20はパッド18のための窓、21はパッド
18とn+型領領域13のコンタクトをとるための窓で
ある。
4をp型ウェル12内に設け、そこからへβ配線17を
取り出してp型ウェル12をグランド接地する。なお図
において、20はパッド18のための窓、21はパッド
18とn+型領領域13のコンタクトをとるための窓で
ある。
第1図のデバイスの等価回路図は第2図に示され、22
は保護ダイオードを表すが、それは前記した如く、パッ
ド18の下のn”型領域13とP型ウエル12とで構成
されるダイオードで、第2図に円Aで囲む部分はパッド
18とその下の基板部分とで構成される領域、33はダ
イオード、34は抵抗である。
は保護ダイオードを表すが、それは前記した如く、パッ
ド18の下のn”型領域13とP型ウエル12とで構成
されるダイオードで、第2図に円Aで囲む部分はパッド
18とその下の基板部分とで構成される領域、33はダ
イオード、34は抵抗である。
第4図に示した保護ダイオード32はパッド31の外部
で形成されているが、本発明では、第1図と第2図に示
した如く、パッド18の下にダイオード22を形成する
ことで、入出力セル(第2図のAの部分)の縮小化が実
現されるのである。
で形成されているが、本発明では、第1図と第2図に示
した如く、パッド18の下にダイオード22を形成する
ことで、入出力セル(第2図のAの部分)の縮小化が実
現されるのである。
p型ウェル12の電位をグランドに接地し、n +型頭
域13は入出力用のパッド18とコンタクトをとってい
るために、第2図に示す保護ダイオード22が作られる
のである。
域13は入出力用のパッド18とコンタクトをとってい
るために、第2図に示す保護ダイオード22が作られる
のである。
以上のように本発明によれば、保護ダイオードがパッド
の下に設けられているので、入出力回路の面積が縮小さ
れる一方で、ダイオードの面積が大にとられ、静電耐圧
の強化が実現される効果がある。
の下に設けられているので、入出力回路の面積が縮小さ
れる一方で、ダイオードの面積が大にとられ、静電耐圧
の強化が実現される効果がある。
第1図は本発明実施例の図で、その(alは平面図、そ
の(b)は同図fa)のB−B線断面図、第2図は第1
図のデバイスの等価回路図、第3図と第4図は従来例の
回路図である。 図中、 11はn−型シリコン基板、 12はp型ウェル、 13はn+型領領域 14はp+型領領域 15は SiO2膜、 16はPSG膜、 17はA1配線、 18はパッド、 19はPSG膜、 20はパッドの窓、 21はコンタクト窓、 22は保護ダイオード を示す。 (b) 本発明実施例セロ 21 図 す1(!1のデバイスの博イめ回路図 が2図 従1LイFり回路Cワ 第3 図 j之!伊1田路圀 7S4 +v
の(b)は同図fa)のB−B線断面図、第2図は第1
図のデバイスの等価回路図、第3図と第4図は従来例の
回路図である。 図中、 11はn−型シリコン基板、 12はp型ウェル、 13はn+型領領域 14はp+型領領域 15は SiO2膜、 16はPSG膜、 17はA1配線、 18はパッド、 19はPSG膜、 20はパッドの窓、 21はコンタクト窓、 22は保護ダイオード を示す。 (b) 本発明実施例セロ 21 図 す1(!1のデバイスの博イめ回路図 が2図 従1LイFり回路Cワ 第3 図 j之!伊1田路圀 7S4 +v
Claims (1)
- 【特許請求の範囲】 入出力接続用のパッド(18)が設けられた一導電型
の半導体基板(11)の該パッド(18)の下の部分に
パッド(18)とほぼ等しい面積の反対導電型のウェル
(12)が設けられ、 該ウェル(12)にはパッド(18)とのコンタクトを
とる基板と同導電型の領域(13)とウェルの接地用の
配線(17)とコンタクトをとる反対導電型の領域(1
4)が設けられ、 前記ウェル(12)と反対導電型領域(13)との間に
保護ダイオード(22)が形成されてなることを特徴と
する静電破壊防止素子を具備した半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28521587A JPH01128465A (ja) | 1987-11-13 | 1987-11-13 | 静電破壊防止素子を具備した半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28521587A JPH01128465A (ja) | 1987-11-13 | 1987-11-13 | 静電破壊防止素子を具備した半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01128465A true JPH01128465A (ja) | 1989-05-22 |
Family
ID=17688596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28521587A Pending JPH01128465A (ja) | 1987-11-13 | 1987-11-13 | 静電破壊防止素子を具備した半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01128465A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5828119A (en) * | 1994-10-06 | 1998-10-27 | Fujitsu Limited | MOS LSI with projection structure |
KR100293271B1 (ko) * | 1998-08-12 | 2001-09-17 | 김충환 | 정전방전방지를위한반도체소자 |
JP2013042071A (ja) * | 2011-08-19 | 2013-02-28 | Seiko Instruments Inc | 半導体装置 |
-
1987
- 1987-11-13 JP JP28521587A patent/JPH01128465A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5828119A (en) * | 1994-10-06 | 1998-10-27 | Fujitsu Limited | MOS LSI with projection structure |
KR100293271B1 (ko) * | 1998-08-12 | 2001-09-17 | 김충환 | 정전방전방지를위한반도체소자 |
JP2013042071A (ja) * | 2011-08-19 | 2013-02-28 | Seiko Instruments Inc | 半導体装置 |
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