JPH01120174A - 垂直同期およびフィールド識別信号のデジタル生成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタルテレビジョン受像機における垂直同期
信号および第１および第２のフィールドのため識別信号
を発生させるためのデジタル回路に関するものである。

［発明の概要］ 水平発振器は１：１のマーク／スペース比を有するアナ
ログパルスに対応してデジタル水平偏向信号および内部
水平同期信号を発生するが、それは特許請求の範囲にお
いて述べられる位相ロックループとして設計されている
。これは水平発振器から分離されたサブ回路によって水
平同期信号の内部発生およびフィールド識別信号の発生
を実施する必要性を排除する。

本発明が半導体モノリシック集積回路として実施される
なら、これはチップ領域の改善された有効利用が可能に
なるように回路の複雑性を減少する。本発明はまた従来
の内部垂直同期信号発生に内在する利点を提供する。

［実施例］ 本発明を添付図面を参照して更に詳細に説明する。

第１図のブロック図において、デジタル複合色信号ＣＳ
はデジタルテレビジョン受像機において一般的であるよ
うに、システムクロックによってクロックされたアナロ
グ−デジタル変換器によってアナログ複合色信号から得
られる。デジタル複合色信号ｃｓは従って彩度、輝度、
色バースト、水平同期および垂直同期信号を含む。この
信号のビデオ成分はローパスフィルタｔｐによって抑制
され、ローパスフィルタｔｐに後続するデジタル同期分
離器ｓｓは外部同期信号、即ち水平および垂直同期信号
をこの信号から分離する。

位相ロックループの水平発振器ｈｏは内部水平同期信号
１ｈを出力し、それは同期状態において１：１のマーク
／スペース比を有する。この内部水平同期信号】ｈに加
えて、水平発振器ｈｏはデジタル水平偏向信号ｈｄ　（
完全性のため第１図において図示されている）を出力し
、この信号ｈｄはテレビジョン受像機の画像管のためア
ナログ偏向信号を発生する通常の方法で処理されるが、
しかしながらこれは本発明に関しては何ら重要なことで
はない。

上述のように同期分離器ｓｓの出力で出現する外部水平
同期信号ｅｈは符号インバータｓ１の信号入力へ供給さ
れる。符号インバータｓｌの制御入力は内部水平同期信
号１ｈを供給され、一つの符号ビットは入力信号のビッ
トへ加えられ、２進レベルの符号ビット中に生じる外部
同期信号ｅｈの１は正の符号を表わし、０は負の符号を
表わす２進レベルを生成する。広く使用される２進数の
２つの補数表現において、０を表わす２進レベルは従っ
て上述の１が発生するなら符号ビット中に生成され、上
述の０が生じるなら１を表わす２進レベルが生成される
。

符号インバータｓｆの符号の付された出力は累算器ａｋ
の入力へ供給され、それは上述のクロックシステムによ
って作動されるサブ回路として、内部水平同期信号の各
２分の１サイクルの間圧または負のいずれかの２進数を
合計する。累算器ａｋのリセットおよび出力イネーブル
入力は、後者の立上がり縁部について累算された信号ａ
ｐが水平発振器ｈｏの制御入力へ転送され、累算器がこ
の読み出し後にリセットされるような方法で内部水平同
期信号を供給されるけれども、この信号の立上がりおよ
び立下がり縁部上で絶対値装置ｂｂへ転送される。

水平発振器ｈａは従ってライン周波数と同期され、大き
な数値は現在のテレビジョン標準における場合のように
外部水平同期信号のフィールド変化割当て極性反転にお
いてのみ累算器ａｋにおいて発生する。

絶対値装置ｂｂはその負の入力信号の絶対値に等しい出
力を発生し、そのためその出力信号中の符号ビットは除
去されるかあるいは正であり、数値は選択された数の表
現に従って正数へ変換される。

絶対値装置ｂｂの出力は比較器にの被減数入力Ａへ供給
される。閾値Ｓ１例えば累算器ａｋの出力信号の正の最
大値の半分の値が減数入力Ｂへ供給される。

第１図の装置は更にカウンタ２を含み、そのカウント入
力ｚｅへ内部水平周期信号ｉｈが供給され、そのためカ
ウンタはこの信号の各縁部でカウントする。ＰＡＬ標準
の１５．６２５−ｋＨｚライン周波数で、カウンタ２は
従って３１．２５ｋＨｚの速度でカウントする。そのカ
ウント容量は１フィールド期間に必要とするものより僅
かに高く、従ってそれは６２５より僅かに大きい、例え
ば６４０に等しいカウント容量を有する。

比較器にの減数以上の被減数出力ＡＢは第１のＡＮＤゲ
ートｕｌの一方の入力へ接続され、その他方の入力はカ
ウンタ２の２７３以上のカウント範囲のカウント容量の
カウント出力へ、即ちＰＡＬ標準の上記例において４４
８以上のカウント出力へ接続される。ＡＮＤゲートｕｔ
の出力はオアゲートｏｇの一方の入力へ結合され、その
他方の入力は最大カウント出力ｚｆｆｌ、即ち上記例に
おけるカウント６４０へ接続される。オアゲートｏｇの
出力はカウンタ２のリセット入力ｒｅへ接続され、垂直
同期信号ＶＳを出力する。

第２のアンドゲートｕ２の一方の入力は累算器ａｋの出
力の符号ビットを供給され、他方の入力はオア’ｒ’−
トｏｇの出力へ接続される。第３のアンドゲートｕ３の
一方の入力は累算器ａｋの出力の反転符号ビットを供給
され、他方の入力はオアゲートＯｇの出力へ接続される
。

第２のアンドゲートｕ２の出力は第１のフィールドのた
め識別信号ｈｌを供給し、第３のアンドゲートｕ３のそ
れは第２のフィールドのために識別信号ｈ２を供給する
。

第２図ａ乃至Ｃ及び第２図ｄ乃至ｆは、各々第１および
第２のフィールドのため伝送された垂直同期パルスの範
囲において、内部水平同期信号１ｈ。

デジタル複合色信号ｃｓ、および累算器ａｋの出力信号
の波形を示す。第２図すにおいて、信号ｃｓの極性は信
号１ｈの前縁によって変化し、一方第２図ｅにおいては
、これは信号１ｈの後縁について真である。

この極性の変化以前には、小さい数値のみが累算器ａｋ
の出力で出現し、一方変化後に累算器は上述の最大値に
到達するまで入力を合計する。従って、極性の変化前に
は比較器の出力ＡＢでは信号は出現せず、そのためカウ
ンタ２は最大カウントに達するときのみリセットされる
。外部水平同期パルスが存在しないなら、このシーケン
スもまた生じる。

上述された極性の変化後、しかしながら、累算器ａｋは
入力を合計し、そのため合計が閾値Ｓを超えた後で、比
較器にの出力ＡＢは、カウンタ２がその上部第３のカウ
ント内であるならオアゲートｏｇの一方の入力へ伝送さ
れる信号を出力し、それによってリセットされ、その信
号は垂直同期信号である。この信号が存在するなら、累
算器の出力は正の符号ををし、第２のアンドゲートｕ２
はイネーブルされ、そのため第１のフィールドのための
識別信号ｈｌが生成される。累算器ａｋの出力が負なら
、第２のフィールドのための識別信号ｈ２が第３のアン
ドゲートｕ３の出力で生成される。

第２図Ｃと異なり第２図ｆにおいて、閾値Ｓがゼロライ
ンの負側に示されており、それはこれら２つの図が累算
器ａｋの出力を示すからでり、一方閾値Ｓは絶対値装置
ｂｂに後続する比較器にへ供給される。負の累算器出力
信号を参照すると、正の閾値Ｓの効果はそれ成員の閾値
（−）Ｓのそれである。

本発明に従ったデジタル回路は絶縁ゲート電界効果トラ
ンジスタモノリシック集積回路技術即ちＭＯ３集積を使
用して構成するのに特に適している。

【図面の簡単な説明】

第１図は本発明の実施例の非常に概略的なブロック図で
ある。 第２図は本発明の詳細な説明するために役立つ様々な波
形を示す。 ＣＳ・・・デジタル複合色信号、ｔｐ・・・ローパスフ
ィルタ、ｓｓ・・・デジタル同期分離器、ｅｈ・・・外
部同期信号、ｈｏ・・・水平発振器、１ｈ・・・内部水
平同期信号、ｈｄ・・・デジタル水平偏向信号、ｓｌ・
・・符号インバータ、ａｋ・・・累算器、ａｐ・・・累
算信号、ｂｂ・・・絶対値装置、ｋ・・・比較器、Ｓ・
・・閾値、２・・・カウンタ、ｚｅ・・・カウント入力
、ｕｌ、　ｕ２．　ｕ３・・・アンドゲート、ｚｏ・・
・カウント出力、ｏｇ・・・オアゲート、Ｚｌｌ！・・
・最大カウント出力、ｒｅ・・・リセット入力、ｖｓ・
・・垂直同期信号。 出願人代理人　　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. （１）デジタルテレビジョン受像機中の第１および第２
   のフィールドのため垂直同期信号および識別信号を発生
   するためのデジタル回路において、１：１の平均マーク
   ／スペース比を有する内部水平同期信号およびデジタル
   水平偏向信号を発生する位相ロックループの形態のデジ
   タル水平発振器と、 デジタル複合色信号のビデオ成分を抑制するローパスフ
   ィルタと、 ローパスフィルタに後続するデジタル同期分離器と、 信号入力に分離された水平および垂直同期信号（＝外部
   同期信号）が供給され、制御入力に符号ビットを付加す
   るため内部水平同期信号が供給され、そのため同期信号
   の１が正の符号を表わす２進レベルを符号ビット中に生
   成し、一方０は負の符号を表わす２進レベルを生成する
   符号インバータと、 符号インバータに後続し、累算された信号が内部水平同
   期信号の正の立ち上がり縁部でのみ水平発振器の制御入
   力へ転送され、累算器がリセットされるようにリセット
   および出力イネーブル入力に内部水平同期信号が供給さ
   れる累算器と、累算器に後続し、内部水平同期信号の各
   縁部で累算された信号が供給される絶対値装置と、被減
   数入力が絶対値装置の出力へ接続され、その減数入力が
   累算器の出力信号の正の最大値の約半分に等しい閾値を
   供給される比較器と、 カウント入力に内部水平同期信号が供給され、カウンタ
   が内部水平同期信号の各縁部でカウントし、そのカウン
   ト容量が１フィールド期間のため必要とされるものより
   僅かに大きいカウンタと、一方の入力が比較器の減数以
   上の被減数出力へ接続され、他方の入力がカウンタの全
   容量の２／３以上のカウント容量のカウント出力へ接続
   されている第１のアンドゲートと、 一方の入力が第１のアンドゲートの出力へ接続され、他
   方の入力がカウントの最大カウント出力へ接続され、そ
   の出力が垂直同期信号を出力し、カウンタのリセット入
   力へ接続されているオアゲートと、 入力の１つへ累算器の出力信号の符号ビットが供給され
   、第１のフィールドのため識別信号を出力する第２のア
   ンドゲートと、 一方の入力が累算器の出力信号の符号ビットによって供
   給され、第２のアンドゲートの入力と共に他方の入力が
   オアゲートの出力へ接続され、第２のフィールドのため
   識別信号を出力する第３のアンドゲートとを具備するこ
   とを特徴とするデジタル回路。