JPH01120041A - 集積回路パッケージ - Google Patents

集積回路パッケージ

Info

Publication number
JPH01120041A
JPH01120041A JP63181454A JP18145488A JPH01120041A JP H01120041 A JPH01120041 A JP H01120041A JP 63181454 A JP63181454 A JP 63181454A JP 18145488 A JP18145488 A JP 18145488A JP H01120041 A JPH01120041 A JP H01120041A
Authority
JP
Japan
Prior art keywords
base
shield
chip
integrated circuit
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63181454A
Other languages
English (en)
Other versions
JPH0563101B2 (ja
Inventor
George Erdos
ジョージ　アードス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LINEAR TECHNOL Inc
Original Assignee
LINEAR TECHNOL Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LINEAR TECHNOL Inc filed Critical LINEAR TECHNOL Inc
Publication of JPH01120041A publication Critical patent/JPH01120041A/ja
Publication of JPH0563101B2 publication Critical patent/JPH0563101B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12033—Gunn diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は静電遮蔽が内部に造りこまれたプラスチック製
の封入された県債回路パッケージに関するものである。
（従来の技術および解決すべき課題） 半導体産業により最も一般的に用いられている低価格の
パッケージは、ＤＩＰと呼ばれるいわゆる「デュアルイ
ンライン・プラスチックパッケージ」である。このパッ
ケージのコストは非常に低いが、無線周波（ＲＦ）用に
おける固有のパッケージの制約は、１本のピンに存在す
る信号を他の任意のピンから分離できる距離である。こ
の性能パラメータは「漏話」と呼ばれる。典型的なりＩ
Ｐの漏話分離はＩＯＭＨｚで測定して７８ｄＢである。
このレベルの漏話分離はビデオスイッチングのような多
くのＲＦの用途において不適当である。
ビデオスイッチングのようなＲＦの用途にはセラミック
パッケージが一般に用いられる。セラミックパッケージ
はセラミックベースで構成される。
そのセラミックベースの内部に集積回路チップを組込む
ことができる。そのセラミックパッケージにはセラミッ
クベースから延びるリードのためのスロットと、チップ
の上にかぶせることができる金属蓋とを有する。この構
成では８０ｄＢまたはそれ以上の漏話分離を達成できる
が、それらのパッケージのコストは典型的にはＤＩＰパ
ッケージのコストの１０倍にもなる。
（課題を解決するための手段） したがって、本発明の目的は、セラミックパッケージの
性能に近い性能を有し、しかもＤＩＰのコストよりあま
り高くないコストで製造できる、静電遮蔽を組込んだ半
導体パッケージを得ることである。本発明はその１つの
面において、（ａ）接地ピンを含む複数のピンを有する
集積回路チップと、 （ｂ）このチップが接着される上側表面および下側表面
を有するベースと、 （ｃ）下側表面をおのおの有し、前記ピンのそれぞれの
１本へ接続されて、前記チップがら前記べ−スをこえて
横方向外方へ延びる複数のリードと、（ｄ）このリード
の前記下側表面の平面の下側の平面内に配置される上側
表面を有し、・かつ前記リードの間の電磁界を減衰させ
て前記リードの間の漏話を減少させるために前記ベース
をこえて横方向外方へ延び、かつ前記リードの少なくと
も一部の下側をこえて延びる部分を有し、前記ベースの
底に接着される電磁遮蔽と、 （ｅ）この遮蔽を前記チップの前記接地ピンへ電気的に
接続する手段と、 （ｆ’）前記チップと、前記遮蔽と、前記リードのうち
前記チップに近い部分とを囲んでそれらを内部に封じ込
めるプラスチック層と、 を備えた集積回路パッケージを提供するものである。
（実　施　例） 第１図および第２図には集積回路用の従来のリードフレ
ームが１０で示されている。リードフレームＩＯは側方
棒１２を含む。この側方棒は横材１４によりベースすな
わち「パドルＪ　１Ｂへ連結される。破線で示されてい
る集積回路チップ１８が適当な接着剤によりパドル１Ｂ
へ従来のようにして接着される。
リードフレームとチップの少なくとも一方の熱膨張によ
りチップにひび割れが生じないようにするために、リー
ドフレーム１０はチップを構成している材料の熱膨脹率
と同じ熱膨脹率を持つ材料で通常構成される。通常はリ
ードフレーム１０はニッケルと、シリコンと、マンガン
と、鉄との周知の合金から製作される。
リードフレームｌＯは一対の別の横材２０も含む。
その横材の上に複数のリード２２が設けられる。各リー
ド２２はフィンガ２４を有する。そのフィンガはパドル
１Ｂから僅かな間隔をおいた所まで延びる。
リード２２は横材１４の外側部分の平面と同じ平面内に
配置される。第２図および第３図に示すように、その平
面はパドル１６の平面の上方に配置される。
パドル１Ｂの平面はリード２２の平面と横材１４の外側
部分の下側へ、横材１４の２つの曲げられた部分すなわ
ちベンド２６によりくぼまされる。ベンド２６はパドル
１６に非常に近接して配置される。
リード２２の外端部が、リードフレームｌＯ内の他のパ
ドル（図示せず）へ向って延びるリード２２ａ。
２２ｂへ連結される。後述する組立および封入の後で、
完全な集積回路パッケージがリードフレームから外され
た時に、リード２２ａと２２ｂは弱くされている部分２
８で除去される。
後述するように、リード２２を支持する横材２０は、プ
ラスチック封入作業中はダム棒としても機能する。
本発明の静電遮蔽３０はリードフレーム１０の製作材料
と同じ合金で通常製作され、パドル１Ｂの底に固定され
る。静電遮Ｍ３０は点溶接または導電性接着剤によりパ
ドル１８へ固定できる。静電遮蔽３０は通常はパドル１
６と同上形（長方形）であって、パドル１８をこえて横
方向外方へり−ド２２の各フィンガ２４の下側まで延び
る。しかし、静電遮蔽３０はダム棒２０または側方棒１
２はど外側へは延びない。
組立に際しては、集積回路チップ１Ｂは、パドル１Ｂに
装着された後で、接続線３２（第３図）によりフィンガ
２４へ接続される。接続！１３２は点３４へ通常接合さ
れる。
接続線３２が第３図に示すようにして取付けられた後で
、静電遮蔽３０と、パドルＩＢと、集積回路チップ１８
と、接続線３２と、リード２２のフィンガ２４との組合
わせが、リードフレーム１０の上部と下部の上にかぶせ
られる一対の型半分（図示せず）によりプラスチックを
かぶせられる。とくに、型半分側方棒１２とダム棒２０
の上を閉じる。それから型の内部にプラスチックが注入
される。プラスチックの成型中はダム棒２０はプラスチ
ックがダム棒をこえて横方向外側へ流れることを阻止す
る。側方棒１２はリードフレームの側面と同じ機能を果
す。典型的には、熱硬化性の単一部品プラスチックエポ
キシが用いられる。その熱硬化性単一部品プラスチック
エポキシは加熱されると硬化する。あるいは熱可塑性プ
ラスチックも使用できる。典型的１こは、得られたパッ
ケージの慌さは約３．４３ｍ１（０，１３５インチ）で
あるが、約２，７９〜４．０６■厘（０，１１０〜ｏ、
ｔｅｏインチ）とすることができる。
それらの寸法は、リードフレームの厚さが約２．５４關
（０，１０インチ）、静電遮蔽の厚さが約２．５４ｍ１
１（’０．１Ｏインチ）、および約０．０３８關（０，
（［５インチ）の寸法Ｄ（リード２２の底とパドル■６
の上部の間の高さの差）とを仮定している。
静電遮蔽３０はリードフィンガ２４の最も内側の部分を
こえてできるだけ外側へ延びるが、パッケージを半分に
分割しないようにダム棒２０と側方環１２が十分内側で
終端する。静電遮蔽３０がダム棒２０の約０．０７８　
關（約０．０３０インチ）以内まで横方向に延びる。
プラスチックの封入が終った後で完成された装置は、弱
くされた部分２８でリード２２を切断し、横材１４を点
３６で切断することによりリードフレームから外される
。それと同時に、リードの間の望ましくない接続を除去
するためにダム棒２０が切離される（すなわち、リード
２２の間の部分と、リードと側方環１２の間の部分が除
去される）。
静電遮蔽３０が電気的に浮動させられていると、この装
置は正しく機能しないから、静電遮蔽３０を接地するこ
とが重要である。求められている接地は簡単なやり方で
行なわれる。チップ１８の接地ピンが第１図に参照符号
３８で示されている。ピン３８とリードフィンガの１本
すなわちフィンガ２４Ａの間に接続される。フィンガ２
４Ａは導電片４２ニヨリ側方棒１２の１本の近くで横材
１４へ一体に接続される。このように構成することによ
り、フィンガ２４Ａを接地ピン３８へ接続する接続線４
０を、静電遮蔽３０が設けられるか否かとは無関係に通
常膜けなければならないから、余分な接続を行なうため
の作業の必要性を無くす。
実際には、この明細書で説明するパッケージは標準のデ
ュアルインラインプラスチックパッケージより製作コス
トが低く、しかも漏話の遮蔽が３〜４　ｄＢだけ改善さ
れることが見出されている。
標準型のデュアルインラインプラスチックパッケージと
本発明のプラスチックパッケージとのこの違いにより、
高価なセラミックパッケージを必要とすることなしに多
くのビデオスイッチと、それに類似のＲＦの用途に本発
明の新規なパッケージを使用できるようにするのに十分
である。本発明の静電遮蔽３０は、それがリード２２の
短絡部分の下側に置かれた時に、もしそれが置かれなか
った時に隣接するリード２２の間に存在するＲＦ電磁界
を短絡すなわちショートすることが見出されている。
静電遮蔽３０がリード自体に接触しないように、静電遮
蔽３０の下側表面をフィンガ２４の下側表面より物理的
に低く設けることはもちろん重要である。
また、静電遮蔽３０がダム棒２０から十分に短く横方向
に終端したとすると、静電遮蔽３０はプラスチック封入
作業を妨害することがなく、チップとリードを完全に封
入するためにプラスチックが適切に流れることが見出さ
れている。しかし、プラスチックが流れこまなければな
らない空間がいまは従　　・来より狭く作られているか
ら、型半分の間の空所を全て充すためにプラスチックが
十分自由に流れる（すなわち、粘度が十分に低い）よう
に、封入作業中に注意することが必要である。
希望によっては、第４図（この図では第１〜３図に示さ
れている部品に対応する部品を示すためにダッシュ記号
（′）をつけた参照符号を用いている）に示すように、
パドル１６’　は横材１４′　の平面と同じ平面内に形
成でき、静電遮蔽３０’を下側に（ぼませることができ
る。この場合には、静電遮蔽３０′の中央部分５０はパ
ドル１６′の底に導電的に固定される。下方へ延びるリ
ム５２が中央部分５゜を囲み、フランジ５４がそのリム
５２から外側へ突き出る。接続線３２とフィンガ２４の
間の電磁界を減衰させるために、それらの接続線とフィ
ンガの下側にフランジ５４が設けられる。リム５２とフ
ランジ５４は、下側に設けるべきリードがある場所に応
じて２つの側、３つの側または４つの側に延びることが
できる。
【図面の簡単な説明】
第１図は本発明の静電遮蔽が破線で示されている、集積
回路用の従来のリードフレームの一部の平面図、 第２図は本発明の静電遮蔽を実線で示す第１図の２−２
線に沿う断面図、 第３図は本発明の集積回路用プラスチック封入パッケー
ジの断面図、 第４図は本発明の変更例を示す第２図に類似の断面図で
ある。 ｌＯ・・・リードフレーム　　１２・・・ベース１４、
２０・・・横材　　　　　ｌＢ・・・パドル１８・・・
集積回路チップ　　２２・・・リード２４・・・フィン
ガ　　　　　３０・・・静電遮蔽８２、４０・・・接続
線　　　　４２・・・導電片５４・・・フィンガ

Claims (1)

  1. 【特許請求の範囲】 １）（ａ）接地ピンを含む複数のピンを有する集積回路
    チップと、 （ｂ）このチップが接着される上側表面および下側表面
    を有するベースと、 （ｃ）下側表面をおのおの有し、前記ピンのそれぞれの
    １本へ接続されて、前記チップから前記ベースをこえて
    横方向外方へ延びる複数のリードと、（ｄ）このリード
    の前記下側表面の平面の下側の平面内に配置される上側
    表面を有し、かつ前記リードの間の電磁界を減衰させて
    前記リードの間の漏話を減少させるために前記ベースを
    こえて横方向外方へ延び、かつ前記リードの少なくとも
    一部の下側をこえて延びる部分を有し、前記ベースの底
    に接着される電磁遮蔽と、 （ｅ）この遮蔽を前記チップの前記接地ピンへ電気的に
    接続する手段と、 （ｆ）前記チップと、前記遮蔽と、前記リードのうち前
    記チップに近い部分とを囲んでそれらを内部に封じ込め
    るプラスチック層と、 を備えたことを特徴とする集積回路パッケージ。 ２）各リードは前記ベースを構成している材料と同じ材
    料で構成され、ある間隙をおいて前記ベースから隔てら
    れた内部フィンガと、前記ピンを前記フィンガへ接続す
    る接続部材とを有し、電磁遮蔽の前記部分は前記フィン
    ガの前記部分の下側を前記接続部材をこえて横方向へ延
    びることを特徴とする請求項１記載の集積回路パッケー
    ジ。 ３）前記遮蔽を前記接地ピンへ電気的に接続する前記手
    段は、前記ベースと一体に形成されて、そのベースから
    横方向へ延びる導電性部材と、この導電性部材を前記フ
    ィンガの１本へ接続する導電片とを備え、その１本のフ
    ィンガは前記チップの前記接地ピンへ接続され、前記遮
    蔽は前記ベースへ電気的に接続されることを特徴とする
    請求項２記載の集積回路パッケージ。 ４）前記導電性部材は、前記フィンガの平面と同じ平面
    内に配置される外側部分と、前記ベースの前記下側表面
    を前記フィンガの下側表面の平面の下側の平面内に配置
    させるために前記外側部分を前記ベースへ接続する曲げ
    られた内側部分とを有し、前記遮蔽はほぼ平らであるこ
    とを特徴とする請求項４記載の集積回路パッケージ。 ５）前記導電性部材は平らであって、前記ベースを前記
    フィンガと同じ平面内に配置し、前記遮蔽は下方にくぼ
    んだ形であって、その遮蔽の中心部分は前記ベースへ固
    定され、かつ前記遮蔽は下方へ延びるリムを有し、前記
    遮蔽の前記部分は、前記リムから外方へ突き出たフラン
    ジを有することを特徴とする請求項３記載の集積回路パ
    ッケージ。 ６）前記導電性部材は前記導電片および前記１本のリー
    ドフィンガと一体であることを特徴とする請求項３記載
    の集積回路パッケージ。 ７）前記リードフィンガはリードフレームの部分として
    形成され、そのリードフレームは一対の側方棒と、それ
    らの側方棒の間の複数の前記ベースとを有し、前記導電
    性部材は前記側方棒の間を前記ベースの両側で横方向へ
    延びて、前記装置が前記リードフレームから除去される
    前の前記ベースのささえを構成することを特徴とする請
    求項３または６記載の集積回路パッケージ。 ８）前記リードは、プラスチックを成型するために前記
    ベースと前記リードの上で型が閉じられた時に前記プラ
    スチックが外へ出ることを阻止するために前記リードの
    間を延びるダム棒を有するリードフレームの部分として
    形成され、前記遮蔽の外縁部が前記ダム棒の横方向内側
    に隔てられることを特徴とする請求項１記載の集積回路
    パッケージ。 ９）前記遮蔽は、前記ベースの熱膨脹率と同じ熱膨脹率
    を有する材料で形成されることを特徴とする請求項１，
    ２または３記載の集積回路パッケージ。 １０）前記遮蔽と、前記ベースと、前記チップは全てほ
    ぼ同じ熱膨脹率を有することを特徴とする請求項１，２
    または３記載の集積回路パッケージ。
JP63181454A 1987-07-20 1988-07-20 集積回路パッケージ Granted JPH01120041A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CA542524 1987-07-20
CA000542524A CA1278618C (en) 1987-07-20 1987-07-20 Plastic encapsulated integrated circuit package with electrostatic shield

Publications (2)

Publication Number Publication Date
JPH01120041A true JPH01120041A (ja) 1989-05-12
JPH0563101B2 JPH0563101B2 (ja) 1993-09-09

Family

ID=4136108

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63181454A Granted JPH01120041A (ja) 1987-07-20 1988-07-20 集積回路パッケージ

Country Status (5)

Country Link
US (1) US4953007A (ja)
EP (1) EP0300632A3 (ja)
JP (1) JPH01120041A (ja)
AU (1) AU1913888A (ja)
CA (1) CA1278618C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258159A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254871A (en) * 1988-11-08 1993-10-19 Bull, S.A. Very large scale integrated circuit package, integrated circuit carrier and resultant interconnection board
US5432127A (en) * 1989-06-30 1995-07-11 Texas Instruments Incorporated Method for making a balanced capacitance lead frame for integrated circuits having a power bus and dummy leads
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
US5854094A (en) * 1992-07-28 1998-12-29 Shinko Electric Industries Co., Ltd. Process for manufacturing metal plane support for multi-layer lead frames
JPH0653394A (ja) * 1992-07-28 1994-02-25 Shinko Electric Ind Co Ltd 多層リードフレーム用プレーン支持体
US5424896A (en) * 1993-08-12 1995-06-13 Lsi Logic Corporation Semiconductor package electrostatic discharge damage protection
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
US5548160A (en) * 1994-11-14 1996-08-20 Micron Technology, Inc. Method and structure for attaching a semiconductor die to a lead frame
JP2806328B2 (ja) * 1995-10-31 1998-09-30 日本電気株式会社 樹脂封止型半導体装置およびその製造方法
US5781682A (en) * 1996-02-01 1998-07-14 International Business Machines Corporation Low-cost packaging for parallel optical computer link
US6096165A (en) * 1997-08-07 2000-08-01 Micron Technology, Inc. Method and apparatus for application of adhesive tape to semiconductor devices
US6326235B1 (en) * 2000-05-05 2001-12-04 Amkor Technology, Inc. Long wire IC package fabrication method
US6429515B1 (en) 2000-05-05 2002-08-06 Amkor Technology, Inc. Long wire IC package
CN103885520B (zh) * 2008-11-25 2016-08-17 凌力尔特有限公司 一种具有静电屏蔽的温度补偿金属电阻器
TWI641106B (zh) * 2016-12-15 2018-11-11 南茂科技股份有限公司 晶片封裝基板與晶片封裝結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4867658U (ja) * 1971-12-04 1973-08-28
JPS574239U (ja) * 1980-06-06 1982-01-09
JPS6020946U (ja) * 1983-07-21 1985-02-13 トヨタ自動車株式会社 自動車用小物入れ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5571498A (en) * 1978-11-24 1980-05-29 Japan Maize Prod Production of finely divided sugar
FR2480008A1 (fr) * 1980-04-04 1981-10-09 Flonic Sa Perfectionnements aux cartes a memoire
JPS6068638A (ja) * 1983-09-26 1985-04-19 Canon Inc チップ−オン−ボ−ド実装基板
DE3410196A1 (de) * 1984-03-20 1985-09-26 Siemens AG, 1000 Berlin und 8000 München Leiterband fuer die montage von integrierten schaltkreisen
DE3433779A1 (de) * 1984-09-14 1986-03-27 Robert Bosch Gmbh, 7000 Stuttgart Schutzschicht fuer halbleiterschaltungen

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4867658U (ja) * 1971-12-04 1973-08-28
JPS574239U (ja) * 1980-06-06 1982-01-09
JPS6020946U (ja) * 1983-07-21 1985-02-13 トヨタ自動車株式会社 自動車用小物入れ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258159A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
CA1278618C (en) 1991-01-02
JPH0563101B2 (ja) 1993-09-09
EP0300632A2 (en) 1989-01-25
AU1913888A (en) 1989-01-27
US4953007A (en) 1990-08-28
EP0300632A3 (en) 1990-12-12

Similar Documents

Publication Publication Date Title
JPH01120041A (ja) 集積回路パッケージ
US4684975A (en) Molded semiconductor package having improved heat dissipation
US5365106A (en) Resin mold semiconductor device
US5365107A (en) Semiconductor device having tab tape
US6281566B1 (en) Plastic package for electronic devices
US5753969A (en) Resin sealed semiconductor device including a die pad uniformly having heat conducting paths and circulating holes for fluid resin
US6208023B1 (en) Lead frame for use with an RF powered semiconductor
US5091772A (en) Semiconductor device and package
JPH0766331A (ja) 半導体デバイス・パッケージの製造方法
EP0272187A2 (en) Plastic package for high frequency semiconductor devices
JPS60227457A (ja) 集積回路パツケ−ジ
JPH05343588A (ja) 一部モールド型ｐｃｂチップキャリヤタイプパッケージ
CN100461392C (zh) 半导体封装
US6331452B1 (en) Method of fabricating integrated circuit package with opening allowing access to die
JP2007510293A (ja) ケージ式配線構造を使った半導体パッケージ内の電磁ノイズ遮蔽
CN105702651B (zh) 具有暴露的接触焊垫和支撑集成电路裸片的引线的集成电路器件以及形成器件的方法
KR100379089B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
US3723833A (en) Heat sinking of semiconductor integrated circuit devices
JP2536431B2 (ja) 半導体装置
JP3434752B2 (ja) 樹脂封止型半導体装置およびその製造方法
KR100940760B1 (ko) 반도체 패키지
JPH09213868A (ja) マイクロ波半導体集積回路用リ−ドフレ−ム
US6621151B1 (en) Lead frame for an integrated circuit chip
KR19990034731A (ko) 리드 온 칩형 리드 프레임과 그를 이용한 패키지
JP2005183492A (ja) 半導体装置