JP2007510293A - ケージ式配線構造を使った半導体パッケージ内の電磁ノイズ遮蔽 - Google Patents
ケージ式配線構造を使った半導体パッケージ内の電磁ノイズ遮蔽 Download PDFInfo
- Publication number
- JP2007510293A JP2007510293A JP2006536656A JP2006536656A JP2007510293A JP 2007510293 A JP2007510293 A JP 2007510293A JP 2006536656 A JP2006536656 A JP 2006536656A JP 2006536656 A JP2006536656 A JP 2006536656A JP 2007510293 A JP2007510293 A JP 2007510293A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- shielding
- sacrificial
- pad
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
- H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K9/00—Screening of apparatus or components against electric or magnetic fields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6611—Wire connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4905—Shape
- H01L2224/49051—Connectors having different shapes
- H01L2224/49052—Different loop heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49174—Stacked arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
- H01L2224/49176—Wire connectors having the same loop shape and height
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Semiconductor Integrated Circuits (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
半導体装置は、基板又はリードフレームのような支持構造(11)に重なり、これと複数の配線によって電気的に接続されているダイ(10)を有している。攻撃配線(32、38)は、感度の高い信号を搬送する犠牲配線(29、59)にとってノイズ源である。遮蔽配線(51−58)は、犠牲配線(29、59)をケージ状の構造に取り囲み、攻撃配線からのノイズを十分に遮断している。或る形態では、遮蔽配線は、接地又は電力供給配線であり、犠牲配線は、例えば、クロック信号又はRF信号である。遮蔽配線の数と保護されている犠牲配線の数は、設計要件に依って変わる。ワイヤボンディング又は他の配線技術(例えばバンプ)を適用することができる。
Description
本発明は、電磁気ノイズ遮蔽に、より具体的には、半導体パッケージ内のノイズ遮蔽に関する。
漏話ノイズによる信号の劣化の管理は、普遍的な技術的課題である。例えば、半導体ダイを基板に連結するワイヤを含め、半導体パッケージ内では、ワイヤを伝わる電気信号が、他の近くの信号ワイヤとの誘導結合及び容量結合によって加えられるノイズによって歪む。漏話ノイズは、基板の回路トレースによって生じるノイズよりも一桁大きいことが多い。無線装置は、特に、関係する信号の周波数のために、そのようなノイズの影響を受け易い。セル方式電話、ベースバンドプロセッサ、ブルートゥース装置、及び半導体パッケージに依存する他の装置のような無線装置は、これらのノイズの影響を低減するための追加的技術によって、恩恵を被る。
本発明は、添付図面を参照することによって、良く理解できるようになり、当業者にはその数多くの目的、特徴及び利点が明らかになるであろう。
各図面を通して、同じ参照符号を付しているものは、同様又は同一の物を示す。当業者には自明のように、図面中の要素は、簡単で分かり易いように描かれており、縮尺は必ずしも合っていない。例えば、図面内の要素の中には、本発明の実施形態をよく理解できるようにするため、他の要素に対して寸法が誇張されているものもある。
以下の議論は、本発明の少なくとも1つの実施例を詳細に説明するためのものであり、本発明自体を限定するものではない。むしろ、本説明に基づき特許請求の範囲に適切に定義されている各種変型形態は、全て本発明の範囲内にある。
図1は、様々な配線パッド21−35を含む半導体ダイ10を示している。半導体ダイ10が作動しているとき、配線パッド21−35は、半導体ダイ10と信号をやり取りするために、様々な配線構造(例えば、図2のワイヤ51−59及び38)に連結されている。パッド21−35は、どの様な型式の従来からの又は新規の半導体ダイ配線パッドであってもよい。図1には、3つの型式の配線パッドの電気的割り当てを示している。各パッドの割り当ての型式(及び結果的に各パッドに接続される配線)は、パッドによって搬送される信号と、その対応する配線とによって決まる。パッド21−35は、攻撃(A)パッド31、32、33、34、35と、犠牲(V)パッド29と、遮蔽(SH)パッド21、22、23、24、25、26、27、28とを含んでいる。図示のように、遮蔽パッド21−28は、犠牲パッド29と攻撃パッド31−35の間に挟まれており、遮蔽パッド21−28は、犠牲パッド29を囲んでいる。
図2は、基板11に連結されている半導体ダイ10を示している。基板11は、ダイから基板への配線からパッケージの外側への配線を提供するどの様な支持構造でもよい。そのような支持構造は、例えば、セラミックパッケージ基板、プラスチック積層基板、及びリードフレーム基板である。先に述べたダイから基板への配線は、例えば、接合ワイヤ、はんだ付けコラム、及びフリップチップバンパである。
図示の実施形態では、半導体ダイ10は、接合ワイヤ配線構造38及び51−59を介して、基板11の要素に電気的に接続されている。ここで「接続されている」というのは、信号又は電気的情報を送るために、直接、或いは別の金属又は他の材料を通して連結されていることを意味している。各配線、この場合はワイヤ38及び51−59は、パッド32及び21−29のそれぞれ1つ、及び基板11上の対応するパッド(図示せず)と繋がっている。ワイヤ38及び51−59は、基板11に連結されているが、そのような連結部は、以下に論じる遮蔽ケージ構造をより明確に示すために図示しておらず、以下に論じるワイヤ51−59の遮断されたワイヤエッジ50を部分的に図示している。
図1と図2に示すように、配線パッド31−35は、I/O信号のような信号を搬送するために連結されている。配線パッド31−35によって(従って、ワイヤ38のような配線パッド31−35に連結されている対応するワイヤによって)搬送される信号は、相対的にノイズの多い信号であり、従って、ここでは攻撃信号と呼んでいる。代表的な攻撃信号は、例えば、デジタルI/O信号である。配線パッド31−35は、攻撃信号を搬送するので、攻撃パッドと称し、配線パッド31−35に結合されている配線(例えばワイヤ38)は、攻撃配線(目下論じている実施形態では、攻撃ワイヤ)と称している。
パッド29とワイヤ59は、RF信号、PLL供給信号、又は関心事であるノイズに対し或るレベルの感度を有するその他の信号のような相対的にノイズに敏感な信号を搬送するために連結されている。ノイズに敏感な信号は犠牲者又は犠牲信号と呼ばれることが多いので、パッド29とワイヤ59は、本議論では犠牲パッド及び犠牲ワイヤと呼ぶ。
犠牲配線構造(犠牲パッド29と犠牲ワイヤ59)によって搬送される信号はノイズの影響を受け易いので、遮蔽パッド21−28が半導体ダイ10上に設けられ、対応する遮蔽配線51−58用のパッドとなっている。遮蔽パッド21−28は、パッド遮蔽ケージ20の一部分として設けられている。遮蔽ケージ20は、犠牲配線パッド29を物理的に取り囲んでいる。遮蔽ケージ20は、互いに間隔を空けて配置された多数の遮蔽パッドを含んでいるので、犠牲パッド29の周辺を取り囲む遮断遮蔽面又は領域を提供すると考えられる。遮蔽ケージ20は、作動中に、犠牲配線パッド29を効果的に(所定の適切な程度まで)電磁的に遮蔽できるように、犠牲配線パッド29を或る程度物理的に包み込んでいる。遮蔽パッド21−28は、犠牲配線59を同様に包み込んで遮蔽する遮蔽配線51−58に連結されている。
ダイ10の各パッドは、犠牲パッドが、攻撃パッドのノイズから、遮蔽パッドによって所望の程度まで遮蔽されるように配置されている。例えば、図示の実施形態では、8つの遮蔽配線パッド21−28は、犠牲配線パッド29の近くに配置されており、その内の少なくとも幾つかは、ノイズ源に対応する他のパッドより、犠牲配線パッド29に概ね近くにある。犠牲パッド29は、遮蔽ケージとなるように、遮蔽パッド21−28によって効果的に取り囲まれている。遮蔽パッドと犠牲パッドは、3x3の行列に配置されており、犠牲信号Vは行列の中間位置にあり、遮蔽信号SHは行列の周辺にある。そのような構成にすると、遮蔽パッド21−28に連結されている遮蔽配線51−58を、犠牲パッド29に連結されている犠牲配線59の周りに同様に配置し易くなる。遮蔽ワイヤ51−58が犠牲ワイヤ59の周りを包み込む構成を、ワイヤ51−59の切断されたエッジ50で示している。
半導体ダイ上とワイヤ配線(及び、ダイが配線によって連結されている基板上)の間のこの配線パッド構成は、信号を、別の配線構造からの漏話ノイズから隔離するために設置されている。目下論じている実施形態では、遮蔽配線ワイヤ51−58は、犠牲信号配線ワイヤ59を取り囲んで、攻撃ワイヤ38からの漏話ノイズから遮蔽している。従って、犠牲ワイヤ59を取り囲んでいる遮蔽ワイヤ51−58の構成は、犠牲パッド29を取り囲んでいる遮蔽パッド21−28の構成と同様である。ノイズの多い信号又は攻撃信号からの漏話ノイズは、ワイヤ配線構造のワイヤの間で電磁的に連結されることによって、ノイズに敏感な信号又は犠牲信号に影響を与える。ワイヤ結合パッドを図示の様に間隔を空けて配置することによって、ワイヤは、半導体ダイと基板の間を伸張する犠牲信号ワイヤの全長に亘って、犠牲信号ワイヤの周りの同様の遮蔽構成内に、より容易に維持される。
目下論じている実施形態は、8つの遮蔽構造を含んでおり、1ミルのワイヤを使用している1つのそのような実施形態のシミュレーションでは、2GHzで15dB改良されている。別の実施形態は、もっと多いか又は少ない遮蔽パッドと配線を、犠牲信号のノイズに対する感度、及び半導体ダイを製造しパッケージングするのに利用できる技術を含む様々な要因に依って、異なる空間構成で使用している。遮蔽パッドとワイヤの数が異なる別の空間構成については、ここでは、少なくとも図3−5に関連して論じる。
遮蔽配線パッド21−28は、ノイズ遮蔽に役立つ回路ノードに連結されている。例えば、遮蔽パッド21−28は、ゆっくりと(例えば、上昇及び/又は下降時間が、攻撃信号より少なくとも10倍長い)変化し、インピーダンスが低いどの様な型式のノード又は信号に連結してもよく、電力ノードのような供給ノード又は接地ノードに連結されているのが望ましい。全ての遮蔽パッドは、同じ電位に保持されるように同じ遮蔽ノードに連結してもよいし、異なる遮蔽ノードに連結してもよい。或る実施形態では、犠牲信号は、2つの供給ノードに関連するシングルエンド出力であり、両方の供給ノードは、遮蔽ケージ20内に散在するように連結されている。例えば、パッド21、23、26、28は、電力ノードに連結されており、パッド22、24、26、27は、接地ノードに連結されている。別の実施形態では、犠牲信号Vは接地を基準にしており、遮蔽パッドは、接地ノードに連結されている。別の実施形態では、犠牲信号Vは、電力ノードを基準にした入力信号であり、遮蔽パッドは電力ノードに連結されている。別の実施形態では、犠牲信号Vは差分信号であり、遮蔽パッド21−28の内の幾つかが電力ノードに連結されており、パッド21−28の内の別の幾つかは接地ノードに連結されている。遮蔽パッドと配線によって搬送される電位は、犠牲信号Vの特性に依って変わる。
図3は、4つの遮蔽構造(パッド21、23、26、28で示す場所のパッドとワイヤ)を使用する或る実施形態を示す図である。図示のように、パッド29とワイヤ59を通るノイズに敏感な信号Vの流れに直交する面は、4つの等しい領域又は四分区画に分割されている。1つの遮蔽構造(パッドとワイヤ)は、犠牲信号搬送構造(パッド29とワイヤ59)の回りの4つの四分区画それぞれに配置されている。遮蔽パッドとワイヤは、犠牲信号を攻撃信号から遮蔽するため、犠牲信号Vの回りの様々な点に配置することができる。
遮蔽構造を配置するのに、様々な技法が用いられる。例えば、4つの遮蔽構造は、(例えば、何らかの四角形構成となるように)各四分区画内に不均一に配置してもよいが、図示のように、より均一な分布となるように配置する方が望ましい。4つの遮蔽構造は、各四分区画に1つずつ、犠牲パッド/ワイヤから実質的に等距離に配置してもよい。各構造は、約90°の間隔で配置して、実質的に方形の構成となるようにしてもよい。また、そのような遮蔽パッドとワイヤは、より効果的な遮蔽とするため、各遮蔽パッド/ワイヤから犠牲パッド/ワイヤまでの距離D1が最小になるように配置することが望ましい。代わりに、遮蔽パッド及びワイヤは、各遮蔽パッド及びワイヤの間の距離D2が最小となるように配置してもよいし、より均一な遮蔽とするため、実質的に均一に(例えば、遮蔽パッド及びワイヤの間の平均距離からの偏差が最小となるように)配置してもよい。
図4は、3つの遮蔽構造92、94、96を使用する別の実施形態を示す図である。図示のように、パッド29とワイヤ59を通るノイズに敏感な信号Vの流れに直交する面は、3つの等しい領域に分割されている。犠牲信号搬送構造の回りの3つの各領域に、遮蔽構造が1つづつ配置されている。遮蔽パッドとワイヤは、犠牲信号を攻撃信号から遮蔽するため、犠牲信号Vの回りの様々な点に配置することができる。例えば、3つの遮蔽パッド/ワイヤを、犠牲パッド/ワイヤから実質的に等距離に、各領域に1つづつ、この場合は約120°の間隔で配置して、犠牲信号搬送構造の回りに実質的に正三角形の構成としてもよい。そのような遮蔽パッドとワイヤは、(例えば、何らかの三角形の構成になるように)各領域内に柔軟且つ不均一に配置してもよい。また、そのような遮蔽パッドとワイヤは、犠牲信号に提供される遮蔽の量を最大にするため、各遮蔽パッド/ワイヤから犠牲パッド/ワイヤまでの距離D1が最小になるように配置することが望ましい。
図4に示すように、パッドは不規則な形状を有していてもよい。例えば、パッド92は、半導体ダイ10の試験中にパッド92を簡単に検査できるように、細長くなっている。ワイヤは、パッドの寸法と形状の不規則性が、ワイヤの場所従って遮蔽ワイヤによる遮蔽性に実質的に影響を及ぼさないように、どの様な適切な場所でパッドに接続してもよい。
図5は、遮蔽構造が、差分犠牲信号搬送構造の回りに配置されている別の実施形態を示す図である。遮蔽ケージ100は、差分犠牲信号搬送構造の回りに配置されている遮蔽パッド/ワイヤ構造101、102、103、104、105、106を含んでいる。差分信号は、それぞれパッド/ワイヤ112、113によって搬送される2つの信号成分V1とV2を含んでいる。信号成分V1とV2は、従来型の差分データ、クロック、制御又は別の信号、或いはPLL電力及び接地信号でさえも搬送することができる。
ここに述べる教示の多くの利点は、様々な実施形態で実現される。例えば、或る実施形態では、半導体パッケージは、複数の配線パッドが配置されている半導体ダイを含んでいる。配線パッドの少なくとも1つのグループは、犠牲配線パッドと遮蔽配線パッドを含んでいる。犠牲配線パッドによって搬送される信号は、周囲の信号からのノイズの影響を受け易い。遮蔽配線パッドは、犠牲配線パッドへの遮蔽材として機能する。遮蔽配線パッドの内の少なくとも3つ又は少なくとも4つは、半導体ダイの外側にある他のノイズ源より犠牲配線パッドに近い犠牲配線パッド付近に配置されている。少なくとも3つ又は4つの遮蔽配線パッドは、犠牲配線パッドの周辺にノイズ遮蔽材を形成する。遮蔽配線パッドの内の少なくとも3つ又は4つのパッドは、それぞれ、接地又は電力用の配線となる。
更に別の実施形態では、遮蔽材として機能する遮蔽配線パッドは、犠牲配線パッドを取り囲む4つの四分区画それぞれに配置されている4つの配線遮蔽パッドを含んでいる。4つの配線遮蔽パッドは、それぞれ、犠牲配線パッドの中心から所定の距離に、実質的に犠牲配線パッドを中心とする方形の各隅角に配置されている。
更に別の実施形態では、半導体パッケージは、犠牲配線パッド及び遮蔽配線パッドのそれぞれに接続されている接合ワイヤを含んでいる。各接合ワイヤは、犠牲配線パッドに接続されている接合ワイヤの回りの遮蔽構造を維持しながら、支持構造へと経路付けされている。遮蔽構造は、遮蔽配線パッドに電気的に接続され、実質的に、犠牲配線パッドに電気的に接続されている接合ワイヤの回りにケージを形成する接合ワイヤの物理的な配置を含んでおり、接合ワイヤは、遮蔽配線パッドに電気的に接続されており、半導体パッケージの接合ワイヤから放出される他のノイズ源より、犠牲配線パッドに電気的に接続されている接合ワイヤに近い。
更に別の実施形態では、犠牲配線パッドは、更に、互いに隣接して配置され、遮蔽配線パッドに取り囲まれている2つの犠牲配線パッドを備えている。2つの犠牲配線パッドは差分信号を伝える。
更に別の実施形態では、複数の配線パッドの第1部分は、或るグループの配線パッドの第1側に、半導体ダイの周辺エッジに沿って配置されており、その複数の配線パッドの第2部分は、そのグループの配線パッドの第2側に、半導体ダイの同じ周辺エッジに沿って配置されている。
更に別の実施形態では、半導体パッケージは、更に、それぞれ犠牲配線パッドを取り囲んで配置されている8つの配線遮蔽パッドを含んでいる。8つの配線遮蔽パッドは、犠牲配線パッドの4つの側それぞれに実質的に隣接して配置されており、犠牲配線パッドの4つの角それぞれからオフセットしている。
別の実施形態では、半導体パッケージは、支持構造と、前記支持構造の上に重なっている(例えば、少なくとも1つの方向に近く、重なっている)半導体ダイと、前記支持構造と前記半導体ダイを電気的に接続する複数の配線と、少なくとも1つの配線の遮蔽グループとを含んでいる。遮蔽配線は、所定の犠牲配線をノイズ源から電気的に遮蔽する。遮蔽配線は、犠牲配線の周辺領域を半径方向に取り囲む少なくとも3つ又は少なくとも4つの配線を含んでおり、何れの複数の配線よりも犠牲配線近くに配置されている。
更に別の実施形態では、前記少なくとも3つの配線は、犠牲配線を取り巻く3つの半径方向領域それぞれに配置されており、3つの半径方向領域は、それぞれ、犠牲配線の中心から120度の角度で画定されている。更に別の実施形態では、前記少なくとも3つの配線は、更に、犠牲配線の周辺を包む4つの四分区画それぞれに配置されている4つの配線を含んでいる。更に別の実施形態では、前記少なくとも4つの配線は、犠牲配線に最も近いノイズ源が、犠牲配線に最も近い接合パッドのピッチの少なくとも1.5倍か少なくとも2倍となるように配置されている。更に別の実施形態では、前記少なくとも3つの配線は、更に、犠牲配線の周辺を実質的に取り囲む8つの配線を含んでおり、半導体パッケージの何れの攻撃配線よりも犠牲配線近くに配置されている。更に別の実施形態では、少なくとも1つの配線の遮蔽グループの各配線は、更に、半導体ダイ上に配置されている配線パッドと、半導体ダイから支持構造上の所定の場所まで出ている接合ワイヤケージの一部分を形成するそれぞれの接続された接合ワイヤを含んでいる。更に別の実施形態では、犠牲配線は、更に、互いに隣接して配置されている2つの犠牲配線を含んでおり、2つの犠牲配線は、配線の遮蔽グループの各配線によって取り囲まれている。2つの犠牲配線は、例えば、差分信号を伝える。
更に別の実施形態では、半導体パッケージ内のノイズ隔離の方法を提供している。支持構造、半導体ダイ、及び複数の配線が提供されている。半導体ダイは、支持構造に重なっている。配線は、支持構造と半導体ダイを電気的に接続している。少なくとも1つの配線の遮蔽グループは、ノイズ源から所定の犠牲配線を電気的に遮蔽するように設けられている。少なくとも3つの配線が、犠牲配線の周辺領域の回りに半径方向に、複数の配線の何れよりも犠牲配線近くに配置されている。
上記説明は、本発明の少なくとも1つの実施形態を説明するよう意図している。上記説明は、本説明の範囲を限定する意図はない。本発明の範囲は、特許請求項の範囲に定義されている。従って、本発明の他の実施形態は、他の変更、修正、追加及び/又は上記説明に対する改良を含んでいる。例えば、3つ、4つ、6つ及び8つの遮蔽構造を使った実施形態を図示しているが、2つ以上のどの様な適切な数の遮蔽構造を用いてもよい。また、三角形、長方形、四角形及び六角形の遮蔽構造の構成を図示しているが、具体的な実施形態の遮蔽に適切であれば、どの様な形状の構成を使用してもよい。また、概括的に、何れかの特定の例をここでを用いているのは、その部類を代表的に示すことを意図しているのであって、ここに示す何れかの代表的な例に挙げられている何れの特定の装置も含んでいなくても、そのような限定が望ましいことを示していると捉えるべきではない。
上記詳細な説明は代表的なものなので、「或る実施形態」について記載している場合、それは或る代表的な実施形態である。従って、「1つ」という言葉を使用しても、1つ又は唯一の実施形態が説明した特徴を有していると示すことを意図しているのではない。むしろ、多くの別の実施形態が、代表的な「或る実施形態」の説明した特徴を有することもあり、その場合の方が多い。従って、先に述べたように、本発明を或る実施形態として説明している場合、その或る実施形態は、多くの考えられる本発明の実施形態の内の1つである。
詳細な説明で「或る実施形態」という用語を使用することについての上記警告にも関わらず、導入された請求要素の或る特定の数を請求項において意図している場合、その様な意図は請求項の中に明示的に記述しており、そのような記述が無い場合は、そのような制限は無いか又は意図していないと、当業者には理解頂きたい。例えば、請求項では、請求要素が「1つの」特徴を有していると記載されている場合、その要素が、記載されている特徴の1つ且つ唯1つに限定されることを意図している。更に、請求要素が、請求項において「或る」特徴を含んでいるか備えていると記載されていれば、その要素が、記載されている特徴の1つ且つ唯1つに限定されることを意図してはいない。むしろ、例えば、「或る」特徴を含む請求は、問題となっている1つ又はそれ以上の特徴を含む装置又は方法と解される。つまり、問題となっている装置又は方法は或る特徴を含んでいるので、請求は、装置又は方法が他のその様な同様の特徴を含んでいるか否かに関係なく、前記装置又は方法と解される。この様に「或る」という単語を、請求の特徴に対する制限しない前置冠詞として使用することは、過去の多くの法廷で採用されている解釈とも一致するので、それに対する例外的又は先例となる係争も見られるが、ここで出願人も採用している。同様に、請求要素が、請求項に、先に述べた特徴(例えば「前記」特徴)を含んでいるか又は備えていると記載されていれば、その要素は、単に定冠詞を付随させるだけで、記載されている1つ且つ唯1つの特徴に限定されるものではないことを意図している。
更に、同じ請求項が「1つ又はそれ以上」或いは「少なくとも1つ」のような前置句、及び「a」又は「an」のような不定冠詞を含んでいる場合でも、請求項の中で「少なくとも1つ」及び「1つ又はそれ以上の」のような前置句を使用することは、不定冠詞「a」又は「an」による別の請求要素の導入が、唯1つのそのような要素を含む、そのような本発明に導入された請求要素を含むあらゆる特定の請求を制限することを示唆していると解釈すべきではない。定冠詞の使用についても、同じことが当てはまる。
以上、本発明の具体的な実施形態を図示し説明してきたが、当業者には自明のように、ここに述べた教示に基づき、様々な修正、代替構造及び等価物を、ここに請求している本発明から逸脱することなく使用することができる。従って、特許請求の範囲は、そのような変更、修正などの全てを、本発明の真の精神及び範囲内にあるものとして包含している。更に、本発明は、特許請求項の範囲によってのみ定義されるものと理解頂きたい。上記説明は、本発明の実施形態の網羅的なリストを示すことを意図してはいない。特に指定しない限り、ここに呈示している各例は、用語が非限定的か、非排他的か、同様の用語が各例と同時的に表現されているか否かに関わらず、非限定的又は非排他的な例である。幾つかの代表的な実施形態と、それに対する代表的な変更例を概括する試みを行ってきたが、この他の実施形態及び/又は変更例も、特許請求項の範囲に定義する本発明の範囲内にある。
Claims (9)
- 半導体ダイ上に配置されている複数の配線パッドと、少なくとも1つの配線パッドのグループと、を有する半導体ダイを備えている半導体パッケージにおいて、前記少なくとも1つの配線パッドのグループは、
周囲の信号によって作られるノイズの影響を受け易い信号を搬送するよう構成されている犠牲配線パッドと、
前記犠牲配線パッドへの遮蔽材として機能する遮蔽配線パッドであって、前記遮蔽配線パッドの内の少なくとも4つは、前記犠牲配線パッド近くに、前記半導体ダイの外側の他のノイズ源よりも前記犠牲配線パッド近くに配置されており、前記遮蔽配線パッドの内の前記少なくとも4つは、前記犠牲配線パッドの周辺にノイズ遮蔽材を形成している、遮蔽配線パッドと、を備えている半導体パッケージ。 - 前記犠牲配線パッドと前記遮蔽配線パッドのそれぞれに接続されている接合ワイヤを更に備えている、請求項1に記載の半導体パッケージ。
- 前記犠牲配線パッドと前記遮蔽配線パッドのそれぞれに接続されている前記接合ワイヤのそれぞれは、前記犠牲配線パッドに接続されている前記接合ワイヤの回りに遮蔽構造を維持しながら、支持構造に経路付けされている、請求項2に記載の半導体パッケージ。
- 前記遮蔽構造は、前記遮蔽配線パッドに電気的に接続され、前記犠牲配線パッドに電気的に接続されている前記接合ワイヤの実質的に周囲にケージを形成している接合ワイヤの物理的配置を更に備えており、前記接合ワイヤは、前記半導体パッケージの接合ワイヤから放出される他のノイズ源より、前記犠牲配線パッドに電気的に接続されている前記接合ワイヤ近くにある、請求項3に記載の半導体パッケージ。
- 前記犠牲配線パッドは、互いに隣接して配置され、前記遮蔽配線パッドで取り囲まれている2つの犠牲配線パッドを更に備えている、請求項1に記載の半導体パッケージ。
- 前記複数の配線パッドの第1部分は、前記1つの配線パッドのグループの第1側に、前記半導体ダイの周辺エッジに沿って配置されており、前記複数の配線パッドの第2部分は、前記1つの配線パッドのグループの第2側に、前記半導体ダイの同じ周辺エッジに沿って配置されている、請求項1に記載の半導体パッケージ。
- それぞれが前記犠牲配線パッドを取り囲んで配置されている8つの配線遮蔽パッドを更に備えている、請求項1に記載の半導体パッケージ。
- 前記8つの配線遮蔽パッドは、前記犠牲配線パッドの4つの側辺それぞれに実質的に隣接して配置され、前記犠牲配線パッドの4つの隅角それぞれからオフセットしている、請求項7に記載の半導体パッケージ。
- 半導体においてノイズを隔離する方法において、
支持構造を提供する段階と、
前記支持構造に重なる半導体ダイを提供する段階と、
前記支持構造と前記半導体ダイを電気的に接続する複数の配線を提供する段階と、
所定の犠牲配線をノイズ源から電気的に遮蔽する少なくとも1つの配線の遮蔽グループを提供する段階と、
少なくとも3つの配線を、前記犠牲配線の周辺領域の回りに、前記複数の配線の何れよりも前記犠牲配線近くに配置する段階と、から成る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/694,146 US6933599B2 (en) | 2003-10-27 | 2003-10-27 | Electromagnetic noise shielding in semiconductor packages using caged interconnect structures |
PCT/US2004/033294 WO2005045888A2 (en) | 2003-10-27 | 2004-10-08 | Electromagnetic noise shielding in semiconductor packages using caged interconnect structures |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007510293A true JP2007510293A (ja) | 2007-04-19 |
Family
ID=34522538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006536656A Pending JP2007510293A (ja) | 2003-10-27 | 2004-10-08 | ケージ式配線構造を使った半導体パッケージ内の電磁ノイズ遮蔽 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6933599B2 (ja) |
EP (1) | EP1683196A4 (ja) |
JP (1) | JP2007510293A (ja) |
KR (1) | KR101113414B1 (ja) |
CN (1) | CN100399548C (ja) |
TW (1) | TWI365038B (ja) |
WO (1) | WO2005045888A2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3880572B2 (ja) * | 2003-10-31 | 2007-02-14 | 沖電気工業株式会社 | 半導体チップ及び半導体装置 |
JP5309416B2 (ja) * | 2005-07-19 | 2013-10-09 | ソニー株式会社 | 光モジュール |
US20070200233A1 (en) * | 2005-12-14 | 2007-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bond pad structures with reduced coupling noise |
US8124461B2 (en) * | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
US7651889B2 (en) | 2007-09-13 | 2010-01-26 | Freescale Semiconductor, Inc. | Electromagnetic shield formation for integrated circuit die package |
US8030763B2 (en) * | 2008-06-26 | 2011-10-04 | Freescale Semiconductor, Inc. | Semiconductor package with reduced inductive coupling between adjacent bondwire arrays |
US8664774B1 (en) * | 2010-04-09 | 2014-03-04 | Lattice Semiconductor Corporation | Bondwire configuration for reduced crosstalk |
EP2667409A1 (en) * | 2012-05-21 | 2013-11-27 | Nxp B.V. | Amplifier circuit with a low inductance bond wire arrangement |
US9628027B2 (en) | 2014-03-14 | 2017-04-18 | Nxp Usa, Inc. | Multi-path devices with mutual inductance compensation networks and methods thereof |
US9979356B2 (en) | 2014-12-17 | 2018-05-22 | Nxp Usa, Inc. | Magnetically coupled load modulation |
US10939541B2 (en) * | 2017-03-31 | 2021-03-02 | Huawei Technologies Co., Ltd. | Shield structure for a low crosstalk single ended clock distribution circuit |
EP3575262B1 (en) * | 2018-05-22 | 2021-04-14 | Murata Manufacturing Co., Ltd. | Reducing crosstalk in a mixed-signal multi-chip mems device package |
CN112151506B (zh) * | 2019-06-26 | 2022-11-22 | 瑞昱半导体股份有限公司 | 电子封装结构及其晶片 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DD272945A1 (de) * | 1988-06-10 | 1989-10-25 | Robotron Elektronik | Multichipmodul fuer hohe schaltgeschwindigkeiten |
US5468999A (en) | 1994-05-26 | 1995-11-21 | Motorola, Inc. | Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding |
JPH1041637A (ja) * | 1996-07-23 | 1998-02-13 | Nec Corp | 高密度多層配線基板 |
JP2848348B2 (ja) * | 1996-08-29 | 1999-01-20 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6160705A (en) | 1997-05-09 | 2000-12-12 | Texas Instruments Incorporated | Ball grid array package and method using enhanced power and ground distribution circuitry |
US6242814B1 (en) | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
US6291898B1 (en) * | 2000-03-27 | 2001-09-18 | Advanced Semiconductor Engineering, Inc. | Ball grid array package |
US6538336B1 (en) | 2000-11-14 | 2003-03-25 | Rambus Inc. | Wirebond assembly for high-speed integrated circuits |
US6476506B1 (en) * | 2001-09-28 | 2002-11-05 | Motorola, Inc. | Packaged semiconductor with multiple rows of bond pads and method therefor |
TW507310B (en) * | 2001-10-25 | 2002-10-21 | Via Tech Inc | Integrated circuit device with low-noise high frequency signal and its manufacturing method |
US6692272B2 (en) * | 2001-11-14 | 2004-02-17 | Fci Americas Technology, Inc. | High speed electrical connector |
-
2003
- 2003-10-27 US US10/694,146 patent/US6933599B2/en not_active Expired - Fee Related
-
2004
- 2004-10-08 JP JP2006536656A patent/JP2007510293A/ja active Pending
- 2004-10-08 WO PCT/US2004/033294 patent/WO2005045888A2/en active Application Filing
- 2004-10-08 EP EP04794597A patent/EP1683196A4/en not_active Withdrawn
- 2004-10-08 KR KR1020067008137A patent/KR101113414B1/ko not_active IP Right Cessation
- 2004-10-08 CN CNB2004800280488A patent/CN100399548C/zh not_active Expired - Fee Related
- 2004-10-14 TW TW093131220A patent/TWI365038B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW200524521A (en) | 2005-07-16 |
CN1860606A (zh) | 2006-11-08 |
CN100399548C (zh) | 2008-07-02 |
US20050087856A1 (en) | 2005-04-28 |
KR101113414B1 (ko) | 2012-02-29 |
WO2005045888A3 (en) | 2006-02-09 |
KR20060106825A (ko) | 2006-10-12 |
US6933599B2 (en) | 2005-08-23 |
EP1683196A2 (en) | 2006-07-26 |
EP1683196A4 (en) | 2007-03-21 |
TWI365038B (en) | 2012-05-21 |
WO2005045888A2 (en) | 2005-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6683795B1 (en) | Shield cap and semiconductor package including shield cap | |
CN1901179B (zh) | 带布线基板以及利用该基板的薄膜上芯片封装 | |
US7088009B2 (en) | Wirebonded assemblage method and apparatus | |
US8304887B2 (en) | Module package with embedded substrate and leadframe | |
JP2007510293A (ja) | ケージ式配線構造を使った半導体パッケージ内の電磁ノイズ遮蔽 | |
US7659618B2 (en) | Semiconductor device for radio frequencies of more than 10 GHz and method for producing the device | |
GB2422485A (en) | IC die with rows of staggered I/O pads with each row having a different pad shape | |
US6556454B1 (en) | High density contact arrangement | |
CN108352329A (zh) | 用于减轻封装集成电路中的寄生耦合的方法和装置 | |
KR20060120031A (ko) | 전자 소자 및 캐리어 기판 | |
US9048199B2 (en) | Semiconductor package and method of manufacturing the semiconductor package | |
US20140353850A1 (en) | Semiconductor package and fabrication method thereof | |
KR100192631B1 (ko) | 반도체장치 | |
US6509628B2 (en) | IC chip | |
JPH0964113A (ja) | Tabテープ及びtabテープを用いた半導体装置 | |
CN115734598B (zh) | 屏蔽罩、分区屏蔽封装结构及方法 | |
JP2006080407A (ja) | 半導体装置及び半導体装置を搭載したプリント配線板の実装構造 | |
KR100526841B1 (ko) | 반도체패키지 및 이를 위한 회로기판의 제조 방법 | |
US6515362B2 (en) | Grid array package with increased electrical grounding routes and method of fabrication | |
KR100427541B1 (ko) | 패턴 필름 제조 방법 및 이를 이용한 칩 모듈 | |
KR100764684B1 (ko) | 반도체 패키지 제조방법, 반도체 장치 및 그 제조방법 | |
KR20010090377A (ko) | 반도체패키지 및 그 제조방법 | |
JPH1140721A (ja) | リードフレーム、半導体装置およびそれらの製造方法 | |
JPH08316330A (ja) | 半導体集積回路のレイアウト方法 | |
JPS6038841A (ja) | 半導体装置 |