JPH0563101B2 - - Google Patents

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JPH0563101B2
JPH0563101B2 JP63181454A JP18145488A JPH0563101B2 JP H0563101 B2 JPH0563101 B2 JP H0563101B2 JP 63181454 A JP63181454 A JP 63181454A JP 18145488 A JP18145488 A JP 18145488A JP H0563101 B2 JPH0563101 B2 JP H0563101B2
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shield
leads
finger
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Aadosu Jooji
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JENAMU CORP
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Description

【発明の詳现な説明】 産業䞊の利甚分野 本発明は静電遮蔜が内郚に造りこたれたプラス
チツク補の封入された集積回路パツケヌゞに関す
るものである。
埓来の技術および解決すべき課題 半導䜓産業により最も䞀般的に甚いられおいる
䜎䟡栌のパツケヌゞは、DIPず呌ばれるいわゆる
「デナアルむンラむン・プラスチツクパツケヌゞ」
である。このパツケヌゞのコストは非垞に䜎い
が、無線呚波RF甚における固有のパツケヌ
ゞの制玄は、本のピンに存圚する信号を他の任
意のピンから分離できる距離である。この性胜パ
ラメヌタは「挏話」ず呌ばれる。兞型的なDIPの
挏話分離は10MHzで枬定しお76dBである。この
レベルの挏話分離はビデオスむツチングのような
倚くのRFの甚途においお䞍適圓である。
ビデオスむツチングのようなRFの甚途にはセ
ラミツクパツケヌゞが䞀般に甚いられる。セラミ
ツクパツケヌゞはセラミツクベヌスでで構成され
る。そのセラミツクベヌスの内郚に集積回路チツ
プを組蟌むこずができる。そのセラミツクパツケ
ヌゞにはセラミツクベヌスから延びるリヌドのた
めのスロツトず、チツプの䞊にかぶせるこずがで
きる金属蓋ずを有する。この構成では80dBたた
はそれ以䞊の挏話分離を達成できるが、それらの
パツケヌゞのコストは兞型的にはDIPパツケヌゞ
のコストの10倍にもなる。
課題を解決するための手段 したが぀お、本発明の目的は、セラミツクパツ
ケヌゞの性胜に近い性胜を有し、しかもDIPのコ
ストよりあたり高くないコストで補造できる、静
電遮蔜を組蟌んだ半導䜓パツケヌゞを埗るこずで
ある。本発明はその぀の面においお、 (a) 接地ピンを含む耇数のピンを有する集積回路
チツプず、 (b) このチツプが接着される䞊偎衚面および䞋偎
衚面を有するベヌスず、 (c) 䞋偎衚面をおのおの有し、前蚘ピンのそれぞ
れの本ぞ接続されお、前蚘チツプから前蚘ベ
ヌスをこえお暪方向倖方ぞ延びる耇数のリヌド
ず、 (d) このリヌドの前蚘䞋偎衚面の平面の䞋偎の平
面内に配眮される䞊偎衚面を有し、か぀前蚘リ
ヌド間の電磁界を枛衰させお前蚘リヌドの間の
挏話を枛少させるために前蚘ベヌスをこえお暪
方向倖方ぞ延び、か぀前蚘リヌドの少なくずも
䞀郚の䞋偎をこえお延びる郚分を有し、前蚘ベ
ヌスの底に接着される電磁遮蔜ず、 (e) この遮蔜を前蚘チツプの前蚘接地ピンぞ電気
的に接続する手段ず、 (f) 前蚘チツプず、前蚘遮蔜ず、前蚘リヌドのう
ち前蚘チツプに近い郚分ずを囲んでそれらを内
郚に封じ蟌めるプラスチツク局ず、 を備えた集積回路パツケヌゞを提䟛するものであ
る。
実斜䟋 第図および第図には集積回路甚の埓来のリ
ヌドフレヌムがで瀺されおいる。リヌドフレ
ヌムは偎方棒を含む。この偎方棒は暪材
によりベヌスすなわち「パドル」ぞ連結
される。砎線で瀺されおいる集積回路チツプ
が適圓な接着剀によりパドルぞ埓来のように
しお接着される。リヌドフレヌムずチツプの少な
くずも䞀方の熱膚匵によりチツプにひび割れが生
じないようにするために、リヌドフレヌムは
チツプを構成しおいる材料の熱膚匵率ず同じ熱膚
匵率を持぀材料で通垞構成される。通垞はリヌド
フレヌムはニツケルず、シリコンず、マンガ
ンず、鉄ずの呚知の合金から補䜜される。
リヌドフレヌムは䞀察の別の暪材も含
む。その暪材の䞊に耇数のリヌドが蚭けられ
る。各リヌドはフむンガを有する。その
フむンガはパドルから僅かな間隔をおいた所
たで延びる。リヌドは暪材の倖偎郚分の
平面ず同じ平面内に配眮される。第図および第
図に瀺すように、その平面はパドルの平面
の䞊方に配眮される。パドルの平面はリヌド
の平面ず暪材の倖偎郚分の䞋偎ぞ、暪材
の぀の曲げられた郚分すなわちベンド
によりくがたされる。ベンドはパドルに
非垞に近接しお配眮される。
リヌドの倖端郚が、リヌドフレヌム内
の他のパドル図瀺せずぞ向぀お延びるリヌド
ぞ連結される。埌述する組立およ
び封入の埌で、完党な集積回路パツケヌゞがリヌ
ドフレヌムから倖された時に、リヌドず
は匱くされおいる郚分で陀去される。
埌述するように、リヌドを支持する暪材
は、プラスチツク封入䜜業䞭はダム棒ずしおも
機胜する。
本発明の静電遮蔜はリヌドフレヌムの
補䜜材料ず同じ合金で通垞補䜜され、パドル
の底に固定される。静電遮蔜は点溶接たたは
導電性接着剀によりパドルぞ固定できる。静
電遮蔜は通垞はパドルず同じ圢長方
圢であ぀お、パドルをこえお暪方向倖方ぞ
リヌドの各フむンガの䞋偎たで延びる。
しかし、静電遮蔜はダム棒たたは偎方棒
はど倖偎ぞは延びない。
組立に際しおは、集積回路チツプは、パド
ルに装着された埌で、接続線第図
によりフむンガぞ接続される。接続線は
点ぞ通垞接合される。
接続線が第図に瀺すようにしお取付けら
れた埌で、静電遮蔜ず、パドルず、集積
回路チツプず、接続線ず、リヌドの
フむンガずの組合わせが、リヌドフレヌム
の䞊郚ず䞋郚の䞊にかぶせられる䞀察の型半分
図瀺せずによりプラスチツクをかぶせられる。
ずくに、型半分偎方棒ダム棒の䞊を閉じ
る。それから型の内郚にプラスチツクが泚入され
る。プラスチツクの成型䞭はダム棒はプラス
チツクがダム棒をこえお暪方向倖偎ぞ流れるこず
を阻止する。偎方棒はリヌドフレヌムの偎面
ず同じ機胜を果す。兞型的には、熱効果性の単䞀
郚品プラスチツク゚ポキシが甚いられるう。その
熱硬化性単䞀郚品プラスチツク゚ポキシは加熱さ
れるず硬化する。あるいは熱可塑性プラスチツク
も䜿甚できる。兞型的には、埗られたパツケヌゞ
の慌さは玄3.43mm0.135むンチであるが、玄
2.79〜4.06mm0.110〜0.160むンチずするこず
ができる。
それらの寞法は、リヌドフレヌムの厚さが玄
2.54mm0.10むンチ、静電遮蔜の厚さが玄2.54mm
0.10むンチ、および玄0.038mm0.015むンチ
の寞法リヌドの底ずパドルの䞊郚の
間の高さの差ずを仮定しおいる。
静電遮蔜はリヌドフむンガの最も内偎
の郚分をこえおできるだけ倖偎ぞ延びるが、パツ
ケヌゞを半分に分割しないようにダム棒ず偎
方棒が十分内偎で終端する。静電遮蔜が
ダム棒の玄0.076mm玄0.030むンチ以内た
で暪方向に延びる。
プラスチツクの封入が終぀た埌で完成された装
眮は、匱くされた郚分でリヌドを切断
し、暪材を点で切断するこずによりリヌ
ドフレヌムから倖される。それず同時に、リヌド
の間の望たしくない接続を陀去するためにダム棒
が切離されるすなわち、リヌドの間の
郚分ず、リヌドず偎方棒の間の郚分が陀去さ
れる。
静電遮蔜が電気的に浮動させられおいる
ず、この装眮は正しく機胜しないから、静電遮蔜
を接地するこずが重芁である。求められおい
る接地は簡単なやり方で行なわれる。チツプ
の接地ピンが第図に参照笊号で瀺されおい
る。ピンずリヌドフむンガの本すなわちフ
むンガの間に接続線が接続される。フ
むンガは導電片により偎方棒の
本の近くで暪材ぞ䞀䜓に接続される。このよ
うに構成するこずにより、フむンガを接地
ピンぞ接続する接続線を、静電遮蔜
が蚭けられるか吊かずは無関係に通垞蚭けなけれ
ばならないから、䜙分な接続を行なうための䜜業
の必芁性を無くす。
実際には、この明现曞で説明するパツケヌゞは
暙準のデナアルむンラむンプラスチツクパツケヌ
ゞより補䜜コストが䜎く、しかも挏話の遮蔜が
〜4dBだけ改善されるこずが芋出されおいる。暙
準型のデナアルむンラむンプラスチツクパツケヌ
ゞず本発明のプラスチツクパツケヌゞずのこの違
いにより、高䟡なセラミツクパツケヌゞを必芁ず
するこずなしに倚くのビデオスむツチず、それに
類䌌のRFの甚途に本発明の新芏なパツケヌゞを
䜿甚できるようにするのに十分である。本発明の
静電遮蔜はそれがリヌドの短絡郚分の䞋
偎に眮かれた時に、もしそれが眮かれなか぀た時
に隣接するリヌドの間に存圚するRF電磁界
を短絡すなわちシペヌトするこずが芋出されおい
る。
静電遮蔜がリヌド自䜓に接觊しないよう
に、静電遮蔜の䞊偎衚面をフむンガの䞋
偎衚面より物理的に䜎く蚭けるこずはもちろん重
芁である。たた、静電遮蔜がダム棒から
十分に短く暪方向に終端したずするず、静電遮蔜
はプラスチツク封入䜜業を劚害するこずがな
く、チツプずリヌドを完党に封入するためにプラ
スチツクが適切に流れるこずが芋出されおいる。
しかし、プラスチツクが流れこたなければならな
い空間がいたは埓来より狭く䜜られおいるから、
型半分の間の空所を党お充すためにプラスチツク
が十分自由の流れるすなわち、粘床が十分に䜎
いように、封入䜜業䞭に泚意するこずが必芁で
ある。
垌望によ぀おは、第図この図では第〜
図に瀺されおいる郚品に察応する郚品を瀺すため
にダツシナ蚘号′を぀けた参照笊号を甚いお
いるに瀺すように、パドル′は暪材′の
平面ず同じ平面内に圢成でき、静電遮蔜′を
䞋偎にくがたせるこずができる。この堎合には、
静電遮蔜′の䞭倮郚分はパドル′の底
に導電的に固定される。䞋方ぞ延びるリムが
䞭倮郚分を囲み、フランゞがそのリム
から倖偎ぞ突き出る。接続線ずフむンガ
の間の電磁界を枛衰させるために、それらの接
続線ずフむンガの䞋偎にフランゞが蚭けられ
る。リムずフランゞは、䞋偎に蚭けるべ
きリヌドがある堎所に応じお぀の偎、぀の偎
たたは぀の偎に延びるこずができる。
以䞋に、本発明の実斜態様を項分け蚘茉する。
(1) (a) 接地ピンを含む耇数のピンを有する集積
回路チツプず、 (b) このチツプが接着される䞊偎衚面および䞋
偎衚面を有するベヌスず、 (c) おのおの䞋偎衚面を有し、前蚘ピンのそれ
ぞれの本ぞ接続されお、前蚘チツプから前
蚘ベヌスをこえお暪方向倖方ぞ延びる耇数の
リヌドず、 (d) このリヌドの前蚘䞋偎衚面の平面より䞋方
の平面内に配眮される䞊偎衚面を有し、か぀
前蚘リヌド間の電磁界を枛衰させお前蚘リヌ
ド間の挏話を枛少させるために前蚘ベヌスを
こえお暪方向倖方ぞ延び、か぀前蚘リヌドの
少なくずも䞀郚の䞋偎をこえお延びる郚分を
有する、前蚘ベヌスの底に接着される電磁遮
蔜ず、 (e) この遮蔜を前蚘チツプの前蚘接地ピンぞ電
気的に接続する手段ず、 (f) 前蚘チツプず、前蚘ベヌスず、前蚘遮蔜
ず、前蚘リヌドのうち前蚘チツプに近い郚分
ずを囲んでそれらを内郚に封じ蟌めるプラス
チツク局ず、 を備えたこずを特城ずする集積回路パツケヌゞ。
(2) 各リヌドは、前蚘ベヌスを構成しおいる材料
ず同じ材料で構成され、ある間〓で前蚘ベヌス
から離間された内郚フむンガず、前蚘ピンを前
蚘フむンガぞ接続する接続郚材ずを有し、電磁
遮蔜の前蚘郚分は前蚘フむンガの前蚘郚分の䞋
偎を前蚘接続郚材をこえお暪方向ぞ延びるこず
を特城ずする実斜態様ずする実斜態様蚘茉の
集積回路パツケヌゞ。
(3) 前蚘遮蔜を前蚘接地ピンぞ電気的に接続する
前蚘手段は、前蚘ベヌスず䞀䜓に圢成されお、
そのベヌスから暪方向ぞ延びる導電性郚材ず、
この導電性郚材を前蚘フむンガの本ぞ接続す
る導電片ずを備え、その本のフむンガは前蚘
チツプの前蚘接地ピンぞ接続され、前蚘遮蔜は
前蚘ベヌスぞ電気的に接続されるこずを特城ず
する実斜態様蚘茉の集積回路パツケヌゞ。
(4) 前蚘導電性郚材は、前蚘フむンガの平面ず同
じ平面内配眮される倖偎郚分ず、前蚘ベヌスの
前蚘䞋偎衚面を前蚘フむンガの䞋偎衚面の平面
より䞋方の平面内に配眮させるよう前蚘倖偎郚
分を前蚘ベヌスぞ接続する曲げられた内偎郚分
ずを有し、前蚘遮蔜はほが平らであるこずを特
城ずする実斜態様蚘茉の集積回路パツケヌ
ゞ。
(5) 前蚘導電性郚材は平らであ぀お、前蚘ベヌス
を前蚘フむンガず同じ平面内に配眮し、前蚘遮
蔜は䞋方にくがんだ圢であ぀お、その遮蔜の䞭
心郚分は前蚘ベヌスぞ固定され、か぀前蚘遮蔜
は䞋方ぞ延びるリムを有し、前蚘遮蔜の前蚘郚
分は、前蚘リルから倖方ぞ突き出たフランゞを
有するこずを特城ずする実斜態様蚘茉の集積
回路パツケヌゞ。
(6) 前蚘導電性郚材は前蚘導電片および前蚘本
のリヌドフむンガず䞀䜓であるこずを特城ずす
る実斜態様蚘茉の集積回路パツケヌゞ。
(7) 前蚘フむンガはリヌドフレヌムの䞀郚ずしお
圢成され、そのリヌドフレヌムは䞀察の偎方棒
ず、それらの偎方棒の間に耇数の前蚘ベヌスず
を有し、前蚘導電性郚材は前蚘偎方棒の間を前
蚘ベヌスの䞡偎で暪方向ぞ延びお、前蚘パツケ
ヌゞが前蚘リヌドフレヌムから取り倖される前
の前蚘ベヌスのささえを構成するこずを特城ず
する実斜態様たたは蚘茉の集積回路パツケ
ヌゞ。
(8) 前蚘リヌドは、プラスチツクを成型するため
に前蚘ベヌトず前蚘リヌドの䞊で型が閉じられ
た時に前蚘プラスチツクが倖ぞ出るこずを阻止
するために前蚘リヌドの間を延びるダム棒を有
するリヌドフレヌムの䞀郚ずしお圢成され、前
蚘遮蔜の倖瞁郚が前蚘ダム棒の暪方向内偎に離
間されおいるこずを特城ずする実斜態様蚘茉
の集積回路パツケヌゞ。
(9) 前蚘遮蔜は、前蚘ベヌスの熱膚匵率ず同じ熱
膚匵率を有する材料で圢成されるこずを特城ず
する実斜態様、たたは蚘茉の集積回路パ
ツケヌゞ。
(10) 前蚘遮蔜ず、前蚘ベヌスず、前蚘チツプは党
おほが同じ熱膚匵率を有するこずを特城ずする
実斜態様、たたは蚘茉の集積回路パツケ
ヌゞ。
【図面の簡単な説明】
第図は本発明の静電遮蔜が砎線で瀺されおい
る、集積回路甚の埓来のリヌドフレヌムの䞀郚の
平面図、第図は本発明の静電遮蔜を実線で瀺す
第図の−線に沿う断面図、第図は本発明
の集積回路甚プラスチツク封入パツケヌゞの断面
図、第図は本発明の倉曎䟋を瀺す第図に類䌌
の断面図である。   リヌドフレヌム、  ベヌス、
  暪材、  パドル、  集
積回路チツプ、  リヌド、  フむン
ガ、  静電遮蔜、  接続線、
  導電片、  フむンガ。

Claims (1)

  1. 【特蚱請求の範囲】  集積回路パツケヌゞであ぀お、 (a) 接地ピンを含む耇数のピンを有する集積回路
    チツプず、 (b) このチツプが接着される䞊偎衚面および䞋偎
    衚面を有する薄い導電性金属のベヌスず、 (c) おのおの䞋偎衚面を有するず共に前蚘ピンの
    それぞれ本ぞ接続される耇数のリヌドを有す
    るリヌドフレヌムであ぀お、単䞀の材料片から
    成るず共に前蚘チツプから前蚘ベヌスをこえお
    暪方向倖方ぞ延びるリヌドフレヌムず、を備
    え、 (d) 各リヌドは、前蚘ベヌスを構成しおいる材料
    ず同じ材料で構成され、ある間〓で前蚘ベヌス
    から離間されおいる内郚フむンガず、前蚘ピン
    を前蚘フむンガぞ接続する接続郚材ずを有し
    前蚘パツケヌゞは、さらに、 (e) 前蚘リヌドの前蚘䞋偎衚面の平面より䞋方の
    平面内に配眮される䞊偎衚面を有しか぀前蚘リ
    ヌド間の電磁界を枛衰させお前蚘リヌド間の挏
    話を枛少させるために前蚘ベヌスをこえお暪方
    向倖方ぞ延びそしお前蚘リヌドの少なくずも䞀
    郚の䞋偎に延圚しお前蚘フむンガヌの䞀郚の䞋
    方に延びる郚分を有する、前蚘ベヌスの底に接
    着材料によ぀お盎接接着される電磁遮蔜ず、 (f) この遮蔜を前蚘リヌドフレヌム䞊びに前蚘チ
    ツプの前蚘接地ピンぞ電気的に接続する手段
    ず、を備え、 (g) 前蚘遮蔜を前蚘接地ピンぞ電気的に接続する
    前蚘手段は、前蚘ベヌスず䞀䜓に圢成されお、
    そのベヌスから暪方向ぞ延びる導電性郚材ず、
    この導電性郚材を前蚘フむンガの本ぞ接続す
    る、前蚘リヌドフレヌムに圢成された導電片ず
    を備え、その本のフむンガは前蚘チツプの前
    蚘接地ピンぞ接続され、 前蚘導電性郚材は前蚘導電片および前蚘本
    のフむンガヌず䞀䜓であり、 前蚘接着材料は前蚘遮蔜が前蚘ベヌスに電気
    的に接続されるよう導電性であり (h) 前蚘パツケヌゞはさらに、前蚘チツプず、前
    蚘ベヌスず、前蚘遮蔜ず、前蚘リヌドのうち前
    蚘チツプに近い郚分ず、を完党に囲んでそれら
    を完党に内郚に封じ蟌めるプラスチツク局を備
    えるこずを特城ずする集積回路パツケヌゞ。  前蚘導電性郚材は、前蚘フむンガの平面ず同
    じ平面内に配眮される倖偎郚分ず、前蚘ベヌスの
    前蚘䞋偎衚面を前蚘フむンガの䞋偎衚面の平面よ
    り䞋方の平面内に配眮させるよう前蚘倖偎郚分を
    前蚘ベヌスぞ接続する曲げられた内偎郚分ずを有
    し、前蚘遮蔜はほが平らであるこずを特城ずする
    請求項蚘茉の集積回路パツケヌゞ。  (a) 接地ピンを含む耇数のピンを有する集積
    回路チツプず、 (b) このチツプが接着される䞊偎衚面および䞋偎
    衚面を有するベヌスず、 (c) おのおの䞋偎衚面を有するず共に前蚘ピンの
    それぞれ本ぞ接続される耇数のリヌドを有す
    るリヌドフレヌムであ぀お、単䞀の材料片から
    成るず共に前蚘チツプから前蚘ベヌスをこえお
    暪方向倖方ぞ延びるリヌドフレヌムず、 (d) このリヌドの前蚘䞋偎衚面の平面より䞋方の
    平面内に配眮される䞊偎衚面を有し、か぀前蚘
    リヌド間の電磁界を枛衰させお前蚘リヌド間の
    挏話を枛少させるために前蚘ベヌスをこえお暪
    方向倖方ぞ延び、か぀前蚘リヌドの少なくずも
    䞀郚の䞋に延圚する郚分を有する、前蚘ベヌス
    の底に接着される電磁遮蔜ず、 (e) この遮蔜を前蚘リヌドフレヌム䞊びに前蚘チ
    ツプの前蚘接地ピンぞ電気的に接続する手段
    ず、 (f) 前蚘チツプず、前蚘ベヌスず、前蚘遮蔜ず、
    前蚘リヌドのうち前蚘チツプに近い郚分ずを囲
    んでそれらを内郚に封じ蟌めるプラスチツク局
    ず、 を備え (g) 各リヌドは、前蚘ベヌスを構成しおいる材料
    ず同じ材料で構成され、ある間〓で前蚘ベヌス
    から離間された内郚フむンガず、前蚘ピンを前
    蚘フむンガぞ接続する接続郚材ずを有し、電磁
    遮蔜の前蚘郚分は前蚘接続郚材をこえお暪方向
    ぞ延圚し、前蚘フむンガの䞀郚の䞋方に延び、 (h) 前蚘遮蔜を前蚘接地ピンぞ電気的に接続する
    前蚘手段は、前蚘ベヌスず䞀䜓に圢成されお、
    そのベヌスから暪方向ぞ延びる導電性郚材ず、
    この導電性郚材を前蚘フむンガの本ぞ接続す
    る、前蚘リヌドフレヌムに圢成された導電片ず
    を備え、その本のフむンガは前蚘チツプの前
    蚘接地ピンぞ接続され、前蚘導電性郚材は前蚘
    導電片および前蚘本のフむンガず䞀䜓であ
    り、前蚘遮蔜は前蚘ベヌスぞ電気的に接続さ
    れ、 (i) 前蚘導電性郚材は平らであ぀お、前蚘ベヌス
    を前蚘フむンガず同じ平面内に配眮し、前蚘遮
    蔜をふせた皿状にくがんだ圢であ぀お、その遮
    蔜の䞭心郚分は前蚘ベヌスぞ固定され、か぀前
    蚘遮蔜は䞋方ぞ延びるリムを有し、前蚘遮蔜の
    前蚘郚分は、前蚘リムカから倖方ぞ突き出たフ
    ランゞを有するこずを特城ずする集積回路パツ
    ケヌゞ。  前蚘フむンガはリヌドフレヌムの䞀郚ずしお
    圢成され、そのリヌドフレヌムは䞀察の偎方棒
    ず、それらの偎方棒の間に耇数の前蚘ベヌスずを
    有し、前蚘導電性郚材は前蚘偎方棒の間を前蚘ベ
    ヌスの䞡偎で暪方向ぞ延びお、前蚘パツケヌゞが
    前蚘リヌドフレヌムから取り倖される前の前蚘ベ
    ヌスのささえを構成するこずを特城ずする請求項
    たたは蚘茉の集積回路パツケヌゞ。  前蚘リヌドは、プラスチツクを成型するため
    に前蚘ベヌスず前蚘リヌドの䞊で型が閉じられた
    時に前蚘プラスチツクが倖ぞ出るこずを阻止する
    ために前蚘リヌドの間を延びるダム棒を有するリ
    ヌドフレヌムの䞀郚ずしお圢成され、前蚘遮蔜の
    倖瞁郚が前蚘ダム棒の暪方向内偎に離間されおい
    るこずを特城ずする請求項たたは蚘茉の集積
    回路パツケヌゞ。  前蚘遮蔜ず、前蚘ベヌスず、前蚘チツプは党
    おほが同じ熱膚匵率を有するこずを特城ずする請
    求項たたは蚘茉の集積回路パツケヌゞ。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254871A (en) * 1988-11-08 1993-10-19 Bull, S.A. Very large scale integrated circuit package, integrated circuit carrier and resultant interconnection board
US5432127A (en) * 1989-06-30 1995-07-11 Texas Instruments Incorporated Method for making a balanced capacitance lead frame for integrated circuits having a power bus and dummy leads
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
US5854094A (en) * 1992-07-28 1998-12-29 Shinko Electric Industries Co., Ltd. Process for manufacturing metal plane support for multi-layer lead frames
JPH0653394A (ja) * 1992-07-28 1994-02-25 Shinko Electric Ind Co Ltd 倚局リヌドフレヌム甚プレヌン支持䜓
US5424896A (en) * 1993-08-12 1995-06-13 Lsi Logic Corporation Semiconductor package electrostatic discharge damage protection
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
US5548160A (en) * 1994-11-14 1996-08-20 Micron Technology, Inc. Method and structure for attaching a semiconductor die to a lead frame
JP2806328B2 (ja) * 1995-10-31 1998-09-30 日本電気株匏䌚瀟 暹脂封止型半導䜓装眮およびその補造方法
US5781682A (en) * 1996-02-01 1998-07-14 International Business Machines Corporation Low-cost packaging for parallel optical computer link
US6096165A (en) * 1997-08-07 2000-08-01 Micron Technology, Inc. Method and apparatus for application of adhesive tape to semiconductor devices
US6326235B1 (en) * 2000-05-05 2001-12-04 Amkor Technology, Inc. Long wire IC package fabrication method
US6429515B1 (en) 2000-05-05 2002-08-06 Amkor Technology, Inc. Long wire IC package
CN103885520B (zh) * 2008-11-25 2016-08-17 凌力尔特有限公叞 䞀种具有静电屏蔜的枩床补偿金属电阻噚
JP2010258159A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導䜓装眮
TWI641106B (zh) * 2016-12-15 2018-11-11 南茂科技股仜有限公叞 晶片封裝基板與晶片封裝結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS574239B2 (ja) * 1978-11-24 1982-01-25
JPS6020946U (ja) * 1983-07-21 1985-02-13 トペタ自動車株匏䌚瀟 自動車甚小物入れ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4867658U (ja) * 1971-12-04 1973-08-28
FR2480008A1 (fr) * 1980-04-04 1981-10-09 Flonic Sa Perfectionnements aux cartes a memoire
JPS6225907Y2 (ja) * 1980-06-06 1987-07-02
JPS6068638A (ja) * 1983-09-26 1985-04-19 Canon Inc チップ−オン−ボ−ド実装基板
DE3410196A1 (de) * 1984-03-20 1985-09-26 Siemens AG, 1000 Berlin und 8000 MÃŒnchen Leiterband fuer die montage von integrierten schaltkreisen
DE3433779A1 (de) * 1984-09-14 1986-03-27 Robert Bosch Gmbh, 7000 Stuttgart Schutzschicht fuer halbleiterschaltungen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS574239B2 (ja) * 1978-11-24 1982-01-25
JPS6020946U (ja) * 1983-07-21 1985-02-13 トペタ自動車株匏䌚瀟 自動車甚小物入れ

Also Published As

Publication number Publication date
CA1278618C (en) 1991-01-02
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EP0300632A3 (en) 1990-12-12
JPH01120041A (ja) 1989-05-12

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